Volume 3A System Programming Guide_ Part 1 (794103), страница 20
Текст из файла (страница 20)
. . . . . . 12-10Figure 13-1. IA32_MPERF MSR and IA32_APERF MSR for P-state Coordination . . . . . . . . . . . . . 13-2Figure 13-2. IA32_PERF_CTL Register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-6Figure 13-3. Processor Modulation Through Stop-Clock Mechanism . . .
. . . . . . . . . . . . . . . . . . . . . 13-8Figure 13-4. MSR_THERM2_CTL Register On Processors with CPUID Family/Model/SteppingSignature Encoded as 0x69n or 0x6Dn . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-10Figure 13-5. MSR_THERM2_CTL Register for Supporting TM2 . . . . . . . . . . . . . .
. . . . . . . . . . . . . . 13-11Figure 13-6. IA32_THERM_STATUS MSR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-12Figure 13-7. IA32_THERM_INTERRUPT MSR . . . . . . . . . . . . . . . . . . . . . . .
. . . . . . . . . . . . . . . . . . . . . . 13-12Figure 13-8. IA32_CLOCK_MODULATION MSR. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-14Figure 13-9. IA32_THERM_STATUS Register . . . . . . . . . . . . . . . . . . . . .
. . . . . . . . . . . . . . . . . . . . . . . 13-16Figure 13-10. IA32_THERM_INTERRUPT Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-18Figure 14-1. Machine-Check MSRs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
. . . . . . . 14-2Figure 14-2. IA32_MCG_CAP Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-3Figure 14-3. IA32_MCG_STATUS Register . . . . . . . . . . . . .
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-4Figure 14-4. IA32_MCi_CTL Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-5Figure 14-5. IA32_MCi_STATUS Register . . . . . . . . . . . . . . . . . . . . . . . .
. . . . . . . . . . . . . . . . . . . . . . . . . 14-6Figure 14-6. IA32_MCi_ADDR MSR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-10Figure 15-1. Real-Address Mode Address Translation . . . . . . . . . . . . . . . . . .
. . . . . . . . . . . . . . . . . . . 15-4Figure 15-2. Interrupt Vector Table in Real-Address Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-7Figure 8-17.xxx Vol. 3ACONTENTSPAGEFigure 15-3.Figure 15-4.Figure 15-5.Figure 16-1.Figure 17-1.Figure 18-1.Figure 18-2.Figure 18-3.Figure 18-4.Figure 18-5.Figure 18-6.Figure 18-7.Figure 18-8.Figure 18-9.Figure 18-10.Figure 18-11.Figure 18-12.Figure 18-13.Figure 18-14.Figure 18-15.Figure 18-16.Figure 18-17.Figure 18-18.Figure 18-19.Figure 18-20.Figure 18-21.Figure 18-22.Figure 18-23.Figure 18-24.Figure 18-25.Figure 18-26.Figure 18-27.Figure 18-28.Figure 18-29.Figure 18-30.Figure 18-31.Figure 18-32.Figure 18-33.Figure 18-34.Figure 18-35.Figure 18-36.Figure 18-37.Figure 18-38.Entering and Leaving Virtual-8086 Mode .
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-13Privilege Level 0 Stack After Interrupt orException in Virtual-8086 Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
. . . . . 15-19Software Interrupt Redirection Bit Map in TSS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-27Stack after Far 16- and 32-Bit Calls . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .16-6I/O Map Base Address Differences. . . . .
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17-33Debug Registers. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .18-3DR6/DR7 Layout on Processors Supporting Intel 64 Technology . . . . . . . . . . . . . . .18-8IA32_DEBUGCTL MSR for Processors basedon Intel Core microarchitecture. . . . . .
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-15LBR MSR Layout for Processors Based on Intel Core Microarchitecture . . . . . . . 18-16MSR_DEBUGCTLA MSR for Pentium 4 and Intel Xeon Processors. . . . . . . . . . . . . 18-22LBR MSR Branch Record Layout for the Pentium 4 and Intel XeonProcessor Family .
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-23IA32_DEBUGCTL MSR for Intel Core Soloand Intel Core Duo Processors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-31LBR Branch Record Layout for the Intel Core Soloand Intel Core Duo Processor.
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-32MSR_DEBUGCTLB MSR for Pentium M Processors . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-33LBR Branch Record Layout for the Pentium M Processor . . . . . . . .
. . . . . . . . . . . . 18-34DEBUGCTLMSR Register (P6 Family Processors). . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-35Layout of IA32_PERFEVTSELx MSRs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-42Layout of IA32_FIXED_CTR_CTRL MSR . . . . . . . . . . . . . . . .
. . . . . . . . . . . . . . . . . . . . . 18-45Layout of IA32_PERF_GLOBAL_CTRL MSR. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-46Layout of IA32_PERF_GLOBAL_STATUS MSR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-47Layout of IA32_PERF_GLOBAL_OVF_CTRL MSR . .
. . . . . . . . . . . . . . . . . . . . . . . . . . 18-47Layout of MSR_PERF_FIXED_CTR_CTRL MSR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-54Layout of MSR_PERF_GLOBAL_CTRL MSR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-55Layout of MSR_PERF_GLOBAL_STATUS MSR . . . . . .
. . . . . . . . . . . . . . . . . . . . . . . . . 18-55Layout of MSR_PERF_GLOBAL_OVF_CTRL MSR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-56Event Selection Control Register (ESCR) for Pentium 4and Intel Xeon Processors without HT Technology Support. . . . . . . . . . . . . . .
. . . 18-65Performance Counter (Pentium 4 and Intel Xeon Processors) . . . . . . . . . . . . . . . . 18-67Counter Configuration Control Register (CCCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-68DS Save Area . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
. . . . . . . . . . . . . . . . . . . . . . . . . 18-7132-bit Branch Trace Record Format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-72PEBS Record Format. . . . . . . . . . . . . . . . .
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-73IA-32e Mode DS Save Area . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-7464-bit Branch Trace Record Format . . . . . . . . . . . . . . . . . . . . . . .
. . . . . . . . . . . . . . . . . 18-7564-bit PEBS Record Format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-75Effects of Edge Filtering . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
. . . . . . . . . . 18-80Event Selection Control Register (ESCR) for the Pentium 4 Processor,Intel Xeon Processor and Intel Xeon Processor MP SupportingHyper-Threading Technology . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
. . . . 18-91Counter Configuration Control Register (CCCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-93Block Diagram of 64-bit Intel Xeon Processor MP with 8-MByte L3. . . . . . . . . . 18-101MSR_IFSB_IBUSQx, Addresses: 107CCH and 107CDH. . . . .
. . . . . . . . . . . . . . . . . . 18-102MSR_IFSB_ISNPQx, Addresses: 107CEH and 107CFH . . . . . . . . . . . . . . . . . . . . . . . 18-103MSR_EFSB_DRDYx, Addresses: 107D0H and 107D1H . . . . . . . . . . . . . . . . . . . . . . 18-104MSR_IFSB_CTL6, Address: 107D2H;MSR_IFSB_CNTR7, Address: 107D3H . . . . . . . . . . . . . . . . . . . . . . .
. . . . . . . . . . . . . . . 18-105Block Diagram of Intel Xeon Processor 7100 Series . . . . . . . . . . . . . . . . . . . . . . . . 18-106Vol. 3A xxxiCONTENTSPAGEFigure 18-39.Figure 18-40.Figure 18-41.Figure 18-42.Figure 18-43.Figure 19-1.Figure 19-2.Figure 24-1.Figure 24-2.Figure 24-3.Figure 24-4.Figure 24-5.Figure 25-1.Figure 26-1.Figure 27-1.Figure 3-1.xxxii Vol. 3AMSR_EMON_L3_CTR_CTL0/1, Addresses: 107CCH/107CDH . . . . . . . . .
. . . . . . . 18-108MSR_EMON_L3_CTR_CTL2/3, Addresses: 107CEH/107CFH . . . . . . . . . . . . . . . . 18-110MSR_EMON_L3_CTR_CTL4/5/6/7, Addresses: 107D0H-107D3H . . . . . . . . . . . 18-111PerfEvtSel0 and PerfEvtSel1 MSRs . . . . . . . . . . . . . .
. . . . . . . . . . . . . . . . . . . . . . . . . 18-114CESR MSR (Pentium Processor Only) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-118Interaction of a Virtual-Machine Monitor and Guests . . . . . . . . . . . . . .
. . . . . . . . . . . . 19-3CPUID Extended Feature Information ECX . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-4SMRAM Usage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
![](https://s.studizba.com/z.php?f=/templates/si/i/noavatar.png&w=100&h=100&t=1"){kind=avatar}
