Volume 2 System Programming (794096), страница 13
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. . . . . . . . . . . . . . . . . . . 207Table 8-2.Interrupt-Vector Classification . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 208Table 8-3.Double-Fault Exception Conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
. . . . . . . . . . . . . . . 213Table 8-4.Invalid-TSS Exception Conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 214TablesxxiAMD64 Technology24593—Rev. 3.13—July 2007Table 8-5.Stack Exception Error Codes . . . . . . . . . .
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 216Table 8-6.General-Protection Exception Conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 217Table 8-7.Data-Type Alignment . . . . . .
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 220Table 8-8.Simultaneous Interrupt Priorities . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 224Table 8-9.Simultaneous Floating-Point Exception Priorities .
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 226Table 8-10.Virtual-8086 Mode Interrupt Mechanisms . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 237Table 8-11.Effect of Instructions that Modify the IF Bit . . . . . . . . . . . . . . . . . .
. . . . . . . . . . . . . . . . . . . . 250Table 9-1.CPU Watchdog Timer Time Base . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 258Table 9-2.CPU Watchdog Timer Count Select . . . . . . . . . . . . . . . . . . . . . . .
. . . . . . . . . . . . . . . . . . . . . . 258Table 10-1.AMD64 Architecture SMM State-Save Area . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 272Table 10-2.Legacy SMM State-Save Area (Not used by AMD64 Architecture) .
. . . . . . . . . . . . . . . . . . . 275Table 10-3.SMM Register Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 279Table 11-1.Deriving FSAVE Tag Field from FXSAVE Tag Field. . . . . . . . . .
. . . . . . . . . . . . . . . . . . . . . 304Table 12-1.Effects of Task Nesting. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323Table 13-1.Breakpoint-Setting Examples . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
. . . . . . . . . . . . . . . . 334Table 13-2.Breakpoint Location by Condition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 335Table 13-3.Operating-System Mode and User Mode Bits . . . . . . . . . . . . . . .
. . . . . . . . . . . . . . . . . . . . . . 343Table 14-1.Initial Processor State . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 348Table 14-2.Initial State of Segment-Register Attributes . . . . . .
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 350Table 14-3.x87 Floating-Point State Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 352Table 14-4.Processor Operating Modes . . . .
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 356Table 14-5.Long-Mode Consistency Checks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 358Table 15-1.Guest Exception or Interrupt Types . . . . . . . . . . . . . . .
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 374Table 15-2.Instruction Intercepts. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 376Table 15-3.Ranges of MSR Permissions Map . .
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 380Table 15-4.Effect of the GIF on Interrupt Handling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 388Table 15-5.Guest Exception or Interrupt Types . . . .
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 390Table 15-6.INIT Handling in Different Operating Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 393Table 15-7.NMI Handling in Different Operating Modes . . . . . . . . . . . . . . . . . .
. . . . . . . . . . . . . . . . . . . 394Table 15-8.SMI Handling in Different Operating Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 394Table 15-9.DEV Capability Block, Overall Layout . . . . . . . .
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 399Table 15-10. DEV Capability Header (DEV_HDR) (in PCI Config Space) . . . . . . . . . . . . . . . . . . . . . . . . . 400Table 15-11. Encoding of Function Field in DEV_OP Register . . . . . . . . . . . . . . . . .
. . . . . . . . . . . . . . . . . 400Table 15-12. DEV_CR Control Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 401Table 15-13. Combining Guest and Host PAT Types . . . . . . . . . . . . . . . . . . . . . . . . .
. . . . . . . . . . . . . . . . . 409Table 15-14. Combining PAT and MTRR Types . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 410xxiiTables24593—Rev. 3.13—July 2007AMD64 TechnologyTable 16-1.Interrupt Sources for Local APIC . . . . . . . . . . . .
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 422Table 16-2.Message Type Field for Interrupt Messages to the Local APIC. . . . . . . . . . . . . . . . . . . . . . . . 423Table 16-3.APIC Registers . . . . . . . . . . . . . . . . .
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 425Table 16-4.Divide Values . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 431Table 16-5.Valid ICR Field Combinations . .
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 437Table A-1.MSRs of the AMD64 Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
453Table A-2.System-Software MSR Cross-Reference . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 457Table A-3.Memory-Typing MSR Cross-Reference. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 458Table A-4.Machine-Check MSR Cross-Reference . . . .
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 459Table A-5.Software-Debug MSR Cross-Reference . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 461Table A-6.Performance-Monitoring MSR Cross-Reference . . . . . . . . . . . . . .
. . . . . . . . . . . . . . . . . . . . . 461Table A-7.Secure Virtual Machine MSR Cross-Reference . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 462Table A-8.System Management Mode MSR Cross-Reference . . . . . . . . .
. . . . . . . . . . . . . . . . . . . . . . . . 463Table A-9.CPUID Namestring MSRs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 463Table B-1.VMCB Layout, Control Area . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
. . . . . . . . . . . . . . . . . . . 465Table B-2.VMCB Layout, State Save Area . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 468Table C-1.SVM Intercept Codes . . . . . . . . . . . . . . . . . . .
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 471TablesxxiiiAMD64 Technologyxxiv24593—Rev. 3.13—July 2007Tables24593—Rev. 3.13—July 2007AMD64 TechnologyRevision HistoryDateRevisionDescriptionJuly 20073.13Added 5.3.5, ”1-Gbyte Page Translation” on page 133.Added 7.2, ”Multiprocessor Memory Access Ordering” on page 162Added divide-by-zero exception to Table 8-8, “Simultaneous InterruptPriorities”‚ on page 224.Added information on ”CPU Watchdog Timer Register” and ”Machine-CheckMiscellaneous-Error Information Registers (MCi_MISCj)” to Chapter 9.Added SSE4A support to Chapter 11, ”128-Bit, 64-Bit, and x87Programming” on page 287.Added Monitor and MWAIT intercept information to section 15.8, ”InstructionIntercepts” on page 376 and reorganized intercept information; clarified15.15.1, ”TLB Flush” on page 388.Added Monitor and MWAIT intercepts to tables B-1, ”VMCB Layout, ControlArea” on page 465 and C-1, ”SVM Intercept Codes” on page 471.Added Chapter 16, ”Advanced Programmable Interrupt Controller (APIC)”on page 421, Chapter 17, ”OS-Visible Workaround Information” on page447, Chapter 18, ”Hardware P-State Control” on page 451.Added Table A-7, “Secure Virtual Machine MSR Cross-Reference”‚ onpage 462.Added minor clarifications and corrected typographical and formattingerrors.September20063.12Added numerous minor clarifications.December20053.11Added Chapter 15, Secure Virtual Machine.
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