ВчУ (1039362), страница 3

Просмтор этого файла доступен только зарегистрированным пользователям. Но у нас супер быстрая регистрация: достаточно только электронной почты!

Текст из файла (страница 3)

36-ти разрядный входной регистр ВчУ (ВР) предназначен:

• для приёма и кратковременного хранения информации и команд, поступающих из МЧт и ОР, а также распределения этой информации между функциональными частями ВчУ;

• для приёма и кратковременного хранения промежуточных результатов вычислений поступающих из РР1 и выдачи их в сумматор АУ;

• для приёма из регистра ССП номера выполняемой команды и выдачи его в сумматор АУ.

Конструктивно входной регистр (ВР) выполнен на четырех ТЭЗах ЛУС-2-023.

3.3. Арифметическое устройство ВчУ.

Арифметическое устройство (АУ) ВчУ предназначено для арифметической и логической обработки информации, представленной 18-разрядными кодами (16 информационных и 2 контрольных). Арифметическое устройство (АУ) ВчУ совместно с ОР, КфЧ и ВР выполняет ряд арифметических и логических операций: сложение, вычитание, дизъюнкция, конъюнкция, сравнение, умножение, деление, сдвиг и нормализацию, а также формирует исполнительный адрес числа (А'2) и номер команды (NK).

Арифметическое устройство (АУ) ВчУ состоит из следующих основных узлов:

• 18-разрядный регистр результата (РР1);

• 9-разрядный регистр результата (РР2);

• 18-разрядный сдвиговый регистр результата (РР3);

• комбинационный сумматор (∑);

• нормализатор (Нр);

• сдвигатель (Сдв).

Регистр результата (РР1) предназначен:

• для приёма с сумматора и сдвигателя результатов арифметических и логических операций и выдачи их в ОР;

• для приёма с сумматора промежуточных результатов умножения или деления и выдачи их со сдвигом на один разряд в 1-й и 2-й байты ВР;

• для приёма исполнительного адреса А’2 с ВР (3-й и 4-й байты) при отсутствии индексации и выдачи его в ОР по команде «Загрузка оперативных регистров» (ЗОР), в регистр масок и заявок по командам «Установка заявки» (УЗ)), «Исключение заявки» (ИЗ), «Установка маски» (УМ), «Исключение маски» (ИМ), в магистраль разовых команд (МРК) по команде «Выдача разовых команд» (ВРК) в сопровождении СРК и на схему взаимодействия с ЗУ по остальным командам (ВЗУ);

• для приёма номера команд с сумматора АУ и выдачи его в схему ВЗУ;

• для приёма в младший байт с ПОУ СВ содержимого клавишного регистра «Адрес ОР» и выдачи его в схему управления ОР;

• для приёма в старший байт адреса подмены при авторазрыве, запаянного на входном коммутаторе РР1 (младший байт при этом обнуляется) и выдачи его в схему ВЗУ.

Конструктивно РР1 выполнен на двух ТЭЗах ЛУС-2-023.

Регистр результата (РР2) предназначен для приема порядка нормализации с нормализатора, константы сдвига КфЧ-2 и выдачи порядка нормализации в ОР.

Информация с РР2 поступает на сдвигатель (Сдв), где используется для управления направлением и видом сдвига.

Конструктивно РР2 выполнен в ТЭЗе ЛУС-0-016.

Регистр результата (РР3) предназначен для:

• приема множителя по команде «Умножение» (УМН) из КфЧ-2 и выдачи его в последовательном коде на схему формирования сигналов, управляющих выполнением операции;

• приема в последовательном коде частного по команде «Деление» (ДЕЛ) и выдачи его в параллельном коде в ОР.

Конструктивно РР3 выполнен в ТЭЗе ЛУС-2-057.

Контроль информации, принимаемой на входной регистр (ВР), регистры результатов (РР1, РР2 и РР3) осуществляется методом побайтового контроля по mоd2 на четность.

Это означает, что при не сравнении принятого на регистр контрольного разряда со значением контрольного разряда, полученного на схеме свертки информационных разрядов, вырабатывается сигнал СБОЙ, который поступает на схему аппаратного контроля ВчУ. В контролирующей схеме РР3, кроме того, осуществляется корректировка контрольных разрядов при сдвиге информации и формирование сигнала переполнения результатов при делении. Корректировка контрольных разрядов осуществляется для каждого байта схемой, реализующей свертку по mod2 информационных разрядов выходящих из байта, входящих в байт и контрольного разряда этого байта. Сигнал переполнения результата при делении объединяется с сигналом «сбой РР3» и поступает на схему аппаратного контроля ВчУ. Конструктивно контролирующие элементы схемы выполнены в тех же ТЭЗах, что и соответствующие регистры.

Сумматор () предназначен для выполнения арифметических и логических операций над двумя 18-ти разрядными числами, которые принимаются с КфЧ-1 и КфЧ-2. Кроме того, сумматор совместно с КфЧ-1 и КфЧ-2 осуществляет формирование исполнительного адреса числа (A’2) и номера команды (NK), а также выполняет операцию вычитания над числами, представленными в дополнительном коде.

Конструктивно сумматор выполнен на двух ТЭЗах ЛУС-0-009.

Нормализатор (Нр) предназначен для определения в двоичном коде номера самого старшего разряда, содержащего единицу в 16-разрядном числе, поданном на его вход, и используется для:

• формирования константы индексации адресной части следующей команды при выполнении команды «Дешифрация заявки» ДШЗ (логическая нормализация);

• определения константы сдвига нормализуемого числа при выполнении команды «Нормализация» (НОРМ) (арифметическая нормализация).

На вход нормализатора (Нр) информация поступает с входного регистра (ВР) через второй конфигуратор чтения (КфЧ-2). С выхода записывается на второй регистр результата (РР2).

При логической нормализации номер старшей единицы определяется с учетом знакового разряда, а при арифметической - без его учета. Управляет работой нормализатора сигнал АР/Л (арифметическая/логическая), который поступает со схемы управления и определяет вид нормализации.

Конструктивно нормализатор выполнен в ТЭЗе ЛУС-0-016.

3.4. Схема словосостояния процессора.

Схема словосостояния процессора (Сх ССП) предназначена для приема, выработки и хранения информации о состоянии процессора и состоит из:

• схем выработки сигналов словосостояния;

• 36-разрядного регистра.

Словосостояние процессора характеризуется:

• признаками , ₁, ₂, ₃;

• сигналами сбоев (Сб 1 гр, Сб 2 гр, Сб 3 гр);

• признаком авторазрыва;

• базами команд (Б ОЗУ К, Б ДЗУ К) и чисел (Б ОЗУ Ч, Б ДЗУ Ч), хранящихся в ОЗУ или ДЗУ, а также

• номером выполняемой команды (NK).

Сигнал  характеризует результат арифметической или логической операции. Сигнал  = 1, если результат арифметической операции отрицательный, а результат логической операции равен нулю.

Сигналы ₁, ₂, ₃, вырабатываются в случае переполнения разрядной сетки при загрузке соответственно первого, второго и третьего индексных регистров (И1, И2, И3).

Сигналы сбоев со всех схем контроля объединяются в три группы, с учетом времени их поступления.

В первую группу входят сбои:

• со схем контроля первого и второго регистров результата (РР1, РР2);

• со схем контроля входного регистра (ВР) при записи на него из блока ЗУ числовой информации;

• обобщенный сбой третьего регистра результата (РР3).

Во вторую группу объединены сбои:

• входного регистра (ВР) при внутренних пересылках;

• сбой адресного тракта при обращении к блокам ЗУ (Сб ЗУ).

Третья группа включает сбои:

• со схем контроля регистра словосостояния процессора (ССП);

• сбой устройства управления каналом (Сб УК);

• сигнал .

Сигнал  характеризует неверное масштабирование исходных данных (в случае переполнения разрядной сетки), поставленной задачи и вырабатывается при арифметических операциях, если результат оказывается равен или больше единицы.

Вся информация о словосостоянии процессора, выработанная в схеме ССП или поступающая из памяти, принимается на регистр словосостояния процессора (ССП).

Рис. 5. Вид регистра словосостояния процессора.

Разряды регистра ССП (рис. 5) с 0-го по 3-й, отведены под признаки , ₁, ₂, ₃, соответственно.

На входе этих разрядов регистра ССП, собранных на D-триггерах стоит коммутатор на два направления:

а) первое направление поступления этих признаков - с входного регистра (ВР);

б) второе направление - непосредственно со схем выработки признаков.

Сигналы Сб 1 гр, Сб 2 гр, Сб 3 гр со своих схем объединения поступают на 4-й, 5-й и 6-й разряды регистра ССП, соответственно.

Сигнал об авторазрыве (признак авторазрыва) со схемы прерывания программ (Сх Пр) поступает в 7-й разряд ССП.

Поскольку сигналы сбоев со схем контроля и сигнал авторазрыва могут поступать в различные моменты времени (не одновременно), то перед 4…7 разрядами регистра ССП устанавливаются промежуточные D-триггеры.

Во втором байте регистра ССП хранятся базы чисел (Б ОЗУ Ч, Б ДЗУ Ч) и команд (Б ОЗУ К, Б ДЗУ Ч). Они принимаются:

• с входного регистра (ВР) - базы чисел (Б ОЗУ Ч, Б ДЗУ Ч) и команд (Б ОЗУ К, Б ДЗУ К) по командам (УПЯ) или (БПЯ): «Условная передача управления по ячейке», «Условная передача управления по адресу»;

• с входного регистра (ВР) - базы команд (Б ОЗУ К, Б ДЗУ К) по команде БПА;

• с первого регистра результата (РР1) - базы чисел (Б ОЗУ Ч, Б ДЗУ Ч) по команде ИЗУЧ (Изменение базы ЗУ числа);

• с ПОУ СВ - базы чисел (Б ОЗУ Ч, Б ДЗУ Ч) и команд (Б ОЗУ К, Б ДЗУ К) по сигналу ЗАП ССП.

Третий и четвертый байты регистра ССП отведены под номер команды (N K) и служат для приема:

• с входного регистра (ВР) - адреса перехода по командам УПЯ или БПЯ;

• с первого регистра результата (РР1) - адреса перехода в команде экстракод (ЭК);

• с сумматора - адреса команды, следующей за выполняемой во всех командах, кроме команд переходов;

• с ПОУ СВ - адреса начальной команды пуска по сигналу ЗАП ССП.

По сигналу НУ весь регистр ССП обнуляется кроме 16 разряда, в который записывается единица и, таким образом, осуществляется формирование адреса первой команды программы.

Информация, содержащаяся в регистре ССП, в процессе работы ВчУ используется следующим образом:

• все разряды ССП по команде экстракод (ЭК) передаются:

• в оперативные регистры (ОР) по адресу А1, либо

• в 16-й оперативный регистр (РР), если А1 является адресом ОЗУ, для последующей пересылки в ОЗУ через коммутатор записи (КфЗ);

• 1-й байт регистра ССП - выводится на индикацию на ПОУ СВ;

• признаки , 1, 2, 3, (0…3 разряды) - в схему выработки признака выполняемого перехода по командам перехода по адресу или перехода по ячейке (ПА или ПЯ);

• сбои (4…6 разряды) - в схему выработки признака обобщенного сбоя ВчУ (Сб ВчУ);

• базы чисел (Б ОЗУ Ч, Б ДЗУ Ч) и команд (Б ОЗУ К, Б ДЗУ К) (2-й байт регистра ССП) - в схему взаимодействия с ЗУ (Сх ВЗУ) для выработки адреса обращения к модулям ЗУ (АМ);

• адрес выполняемой команды (3 и 4-й байты регистра ССП) - на входной регистр (ВР) для формирования адреса следующей команды;

• адрес следующей команды (27…30 разряды регистра ССП), в случае, если он является адресом оперативного регистра (ОР), - на главный регистр адреса (ГРА).

3.5. Схема оперативных регистров (Сх ОР).

Схема оперативных регистров (Сх ОР) состоит из двух основных функциональных узлов:

• схемы управления записью в оперативные регистры (Сх УОР);

• шестнадцати 36-разрядных оперативных регистров (ОР) ВчУ.

3.5.1. Схема управления записью в ОР (Сх УОР).

Характеристики

Список файлов лекций