F60-67 (1041605), страница 8
Текст из файла (страница 8)
Модель отладкиИнтегрированные средства разработкифирмы Silicon Labs IntegratedWINDOWS 95/98/NT/2000/XPJTAG (x4), VDD, GNDSerialAdapterTARGET PCBC8051F060Ред. 1.228C8051F060/1/2/3/4/5/6/71.4. Программируемые цифровые порты ввода/вывода и матрица соединенийВсе МК имеют три стандартных для архитектуры 8051 порта (0, 1 и 2). МК С8051F060/2/4/6 имеютчетыре дополнительных 8-разрядных порта (3, 5, 6 и 7) и один 3-разрядный порт (4), т.е. всего 59 линийввода/вывода общего назначения. Порты функционируют в соответствии со стандартом 8051 с некоторымидополнительными возможностями.Каждый вывод порта может быть настроен либо как цифровой вход-выход, либо как выход с открытымстоком.
Кроме этого, возможно общее отключение подтягивающих резисторов (которые в стандартнойархитектуре 8051 обычно нельзя отключать), что позволяет еще более снизить энергопотребление в критичныхк этому параметру приложениях.Наиболее важным усовершенствованием является цифровая матрица. По существу это большая сетьцифровой коммутации, которая позволяет необходимым образом соединять внутренние цифровые системныересурсы с выводами портов ввода/вывода Р0, Р1, Р2 и Р3 (см.
рис.1.9). При этом, в отличие от МК состандартными мультиплексированными цифровыми портами ввода/вывода, возможны любые комбинации дляМК в любом корпусе.При помощи регистров управления матрицей на выводы портов могут быть выведены сигналы отвнутренних таймеров/счетчиков, от последовательных интерфейсов, аппаратные прерывания, входной сигналзапуска АЦП, выходы компараторов и др. Это позволяет пользователю выбрать точную комбинацию связеймежду портами ввода/вывода общего назначения и цифровыми ресурсами, необходимую для каждогоконкретного приложения.Рисунок 1.9.
Структурная схема цифровой матрицыНаибольшийприоритет2УАПП02SMBus(внутренние цифровые сигналы)РегистрыP0MDOUT, P1MDOUT,P2MDOUT, P3MDOUT4SPIНаименьшийприоритетРегистрыXBR0, XBR1, XBR2,XBR3 P1MDIN,P2MDIN, P3MDIN2УАПП1ВнешниевыводыПриоритетныйдекодер86ПМСВыходыкомп-вP0.0Ячейкиввода/выводапорта 1P1.0Ячейкиввода/выводапорта 2P2.0Ячейкиввода/выводапорта 3P3.0НаибольшийприоритетP0.72ЦифроваяматрицаT0, T1,T2, T2EX,T3, T3EX,T4,T4EX,/INT0,/INT18P1.788/SYSCLKP2.7CNVSTR288P0(P0.0-P0.7)На входАЦП28P1ЗащелкипортовНа компараторы(P1.0-P1.7)8P2(P2.0-P2.7)8P329Ячейкиввода/выводапорта 0(P3.0-P3.7)Ред. 1.2P3.7толькоC8051F060/2/4/6НаименьшийприоритетC8051F060/1/2/3/4/5/6/71.5.
Программируемый массив счетчиков (ПМС)МК семейства C8051F06х кроме пяти 16-разрядных таймеров/счетчиков общего назначения имеютвнутренний программируемый массив счетчиков (ПМС). ПМС состоит из специального 16-разрядноготаймера/счетчика временных интервалов с шестью программируемыми модулями захват/сравнение. В качестветактового сигнала для этого счетчика могут использоваться:- сигнал системного тактового генератора с частотой, деленной на 12;- сигнал системного тактового генератора с частотой, деленной на 4;- сигнал переполнения таймера 0;- сигнал от внешнего входа тактирования (ECI – external clock input);- системный тактовый сигнал;- сигнал внешнего генератора с частотой, деленной на 8.Каждый модуль захват/сравнение может быть настроен на работу в одном из шести режимах:- захват, управляемый фронтом (сигнала);- программный таймер;- высокоскоростной выход;- выход заданной частоты;- 8-разрядный широтно-импульсный модулятор;- 16-разрядный широтно-импульсный модулятор.Входы/выходы модулей захват/сравнение ПМС и внешний вход тактирования (ECI) соединены спортами ввода/вывода МК через цифровую коммутирующую матрицу.Рисунок 1.10.
Структурная схема модуля ПМСSYSCLK/4Переполнение Таймера 0ECISYSCLKВнешний тактовый сигнал/8МодульЗахват/сравнение 0Мультиплексортактовыхимпульсов ПМСSYSCLK/12МодульЗахват/сравнение 116-разрядныйтаймер-счетчикМодульЗахват/сравнение 2МодульЗахват/сравнение 3МодульЗахват/сравнение 4МодульЗахват/сравнение 5CEX5CEX4CEX3CEX2CEX1CEX0ECIКоммутирующая матрицаПортВвода/выводаРед. 1.230C8051F060/1/2/3/4/5/6/71.6. Контроллер локальной сети (CAN)МК C8051F060/1/2/3 имеют контроллер локальной сети (CAN), который осуществляет взаимодействиепо последовательному каналу с использованием протокола CAN.
Контроллер CAN обеспечивает обменинформацией в сети CAN в соответствии со спецификациями фирмы Bosch 2.0А (базовый CAN) и 2.0В(расширенный CAN). Контроллер CAN состоит из ядра CAN, ОЗУ сообщений (отдельное от ОЗУ С8051),конечного автомата обработчика сообщений и регистров управления.Контроллер CAN может функционировать со скоростью передачи данных до 1Мбит/сек. КонтроллерCAN фирмы Silicon Labs имеет 32 буфера сообщений, каждый из которых имеет собственную маскуидентификатора, используемую для фильтрации получаемых сообщений.
Поступающие данные, буферысообщений и маски идентификаторов храняться в ОЗУ сообщений CAN. Все функции протокола, связанные спередачей данных и фильтрацией получаемых сообщений, выполняются контроллером CAN, а непроцессорным ядром МК. Таким образом, для обмена информацией по протоколу CAN процессорное ядроиспользуется в минимальной степени.
С8051 использует регистры специального назначения (SFR) длянастройки контроллера CAN, чтения принятых данных и выдачи данных для передачи.Рисунок 1.11. Структурная схема контроллера CANCANTXC8051F060/1/2/3CANRXCAN контроллерTXRXCAN_CLKBRPпредделительЯдроCAN(fsys)SYSCLKCIP-51MCUОЗУ сообщений(32 буфера сообщений)Обработчик прерываний31Ред. 1.2РЕГИСТРЫПрерываниеSFR'sC8051F060/1/2/3/4/5/6/71.7. Последовательные портыВ МК семейства C8051F06х встроены следующие последовательные интерфейсы:- два усовершенствованных полнодуплексных УАПП;- усовершенствованный SPI;- I2C/SMBus.Каждый из этих интерфейсов реализован на аппаратном уровне и широко использует прерывания,требуя лишь незначительного вмешательства со стороны программы пользователя. Эти интерфейсы не имеютобщих ресурсов, таких как таймеры, прерывания или порты ввода/вывода, поэтому все они могутиспользоваться одновременно.Ред.
1.232C8051F060/1/2/3/4/5/6/71.8. 16-разрядный аналого-цифровой преобразовательМК C8051F060/1/2/3/4/5/6/7 имеют два встроенных 16-разрядных АЦП последовательногоприближения (АЦП0 и АЦП1), которые могут использоваться по отдельности в однофазном режиме илисовместно в дифференциальном режиме. С помощью интерфейса прямого доступа к памяти (DMA), АЦП0 иАЦП1 могут непосредственно обращаться к внутреннему или внешнему ОЗУ. При максимальнойпроизводительности 1 млн. преобразований в секунду эти АЦП обеспечивают 16-битную точностьпреобразования с двумя уровнями нелинейности. АЦП0 и АЦП1 каждый могут использовать либо специальныйвнутренний источник опорного напряжения (ИОН), либо внешний ИОН.Управление АЦП осуществляется при помощи регистров специального назначения.
Имеетсявозможность отключения этих АЦП с целью уменьшения энергопотребления.Преобразование может быть запущено четырьмя способами: командой в программе, при переполнениитаймера 2, при переполнении таймера 3 или внешним входным сигналом. Такая гибкость позволяет запускатьпреобразование при возникновении определенных программных событий, по сигналам от внешних устройствили периодически при переполнении таймера. Оба АЦП могут функционировать как независимо друг от друга,так и синхронно, что позволяет осуществлять преобразования одновременно. По окончании преобразованияустанавливается специальный бит состояния и инициируется прерывание, если оно разрешено, после чегополученное 16-разрядное слово данных записывается в два регистра специального назначения.
Также имеетсяинтерфейс DMA, который позволяет получать результаты преобразований АЦП и сохранять ихнепосредственно во внутреннем или внешнем ОЗУ.АЦП0 содержит также детектор диапазона, который можно настроить таким образом, чтобыгенерировать прерывание лишь при попадании или непопадании результата преобразования в заданныйдиапазон значений (окно). АЦП0 может непрерывно отслеживать сигнал в фоновом режиме, но не прерыватьМК до тех пор, пока преобразованные данные не окажутся в пределах заданного диапазона.REFРисунок 1.12.
Структурная схема 16-разрядного АЦПЗапускпреобразованияУстановка бита AD0BUSYПереполнение Таймера 3CNVSTR0Переполнение Таймера 2AIN0AIN0G16-разр. АЦПпоследовательногоприближения(АЦП0)16СхемадетекторадиапазонаАЦП0(DC, -0.2 to 0.6 V)AIN1G(DC, -0.2 to 0.6 V)16-разр. АЦПпоследовательногоприближения(АЦП1)REFAIN1Интерфейспрямогодоступа кпамяти DMAРегистрыданныхАЦПРегистры конфигурациии управления16ЗапускпреобразованияУстановка бита AD1BUSYПереполнение Таймера 3CNVSTR1Переполнение Таймера 2Установка бита AD0BUSY33Ред. 1.2C8051F060/1/2/3/4/5/6/71.9. 10-разрядный аналого-цифровой преобразовательМК C8051F060/1/2/3 имеют встроенный 10-разрядный АЦП (АЦП2) последовательного приближения с9-канальным входным мультиплексором и программируемым усилителем.
Этот АЦП отличается максимальнойпроизводительностью 200 тыс. преобразований в секунду и 10-битной точностью преобразования снелинейностью на уровне ±1МЗР. Все восемь входных выводов доступны для проведения измерений и могутбыть настроены как одиночные или дифференциальные входы.
Кроме этого, сигнал от встроенного датчикатемпературы можно использовать в качестве входного сигнала АЦП. Управление АЦП осуществляется припомощи регистров специального назначения. В качестве опорного напряжения АЦП2 может использоватьсянапряжение питания аналоговых цепей (AV+) и внешнее напряжение с вывода VREF2. Имеется возможностьотключения АЦП2 с целью уменьшения энергопотребления.Гибкая система управления преобразованиями позволяет инициировать преобразование АЦП2командой из программы, внешним входным сигналом или по переполнению таймера. По окончаниипреобразования устанавливается специальный бит состояния и инициируется прерывание, если оно разрешено,после чего полученное 10-разрядное слово данных АЦП записывается в регистры специального назначения.АЦП2 содержит также детектор диапазона, который можно настроить таким образом, чтобыгенерировать прерывание лишь при попадании или непопадании результата преобразования в заданныйдиапазон значений (окно).
АЦП2 может непрерывно отслеживать сигнал в фоновом режиме, но не прерыватьМК до тех пор, пока преобразованные данные не окажутся в пределах заданного диапазона.Рисунок 1.13. Структурная схема 10-разрядного АЦПАналоговый мультиплексорРегистры конфигурации и управленияAIN2.09-канальныйаналоговый мультиплексорAIN2.1AIN2.2AIN2.3AIN2.4AIN2.5AIN2.6AIN2.71010-разр. АЦПпоследовательногоприближения10ДатчиктемпературыРегистрыданных АЦППрерываниепо окончаниипреобразованияУстановка бита AD2BUSYВывод VREF2AGNDСхемадетекторадиапазонаАЦП2VREFЗапускпреобразованияПереполнение Таймера 3Вход CNVSTR2AV+Измерение одиночныхили дифференциальныхсигналовРед. 1.2Переполнение Таймера 234C8051F060/1/2/3/4/5/6/71.10.
12-разрядные ЦАПМК C8051F060/1/2/3 имеет два встроенных 12-разрядных ЦАП. Управление каждым ЦАПосуществляется через регистры специального назначения. Любой ЦАП может быть переведен в режимпониженного энергопотребления.Выходным сигналом ЦАП является напряжение. ЦАП имеет гибкий механизм обновления выходногосигнала, который позволяет производить обновление сигнала на выходе ЦАП либо командой из программы,либо по переполнению таймеров 2, 3 или 4. Опорное напряжение ЦАП подается через специальный входнойвывод VREFD (в МК C8051F060/2) или через специальный входной вывод VREF2 (в МК C8051F061/3),напряжение с которого используется также и АЦП2 .
![](https://s.studizba.com/z.php?f=/templates/si/i/noavatar.png&w=100&h=100&t=1"){kind=avatar}
