F60-67 (1041605), страница 4
Текст из файла (страница 4)
Карта распределения и байты защиты FLASH-памятипрограмм (C8051F060/1/2/3/4/5)……………………………………...............180Рисунок 16.2. Карта распределения и байты защиты FLASH-памятипрограмм (C8051F066/7)……………………………………………................181Рисунок 16.3. FLACL: Регистр ограничения доступа к FLASH-памяти …………………182Рисунок 16.4.
FLSCL: Регистр управления контроллером FLASH-памяти ………………184Рисунок 16.5. PSCTL: Регистр управления записью/стиранием памяти программ.............18517. ИНТЕРФЕЙС ВНЕШНЕЙ ПАМЯТИ ДАННЫХ ИВСТРОЕННАЯ ПАМЯТЬ XRAM………………...………………………………………187Рисунок 17.1. EMI0CN: Регистр управления интерфейсом внешней памяти…………...189Рисунок 17.2. EMI0CF: Регистр конфигурации внешней памяти……………………..…189Рисунок 17.3.
Пример конфигурации с мультиплексированнойшиной адреса/данных………………………………………………………....190Рисунок 17.4. Пример конфигурации с немультиплексированнойшиной адреса/данных………………………………………………………....191Рисунок 17.5. Режимы работы интерфейса внешней памяти……………………………….192Рисунок 17.6. EMI0TC: Регистр управления временнымипараметрами внешней памяти………………………………………………..194Рисунок 17.7. Временные параметры интерфейса внешней памяти(не мультиплексированный режим, 16-разр. MOVX)…………………...….196Ред. 1.212C8051F060/1/2/3/4/5/6/7Рисунок 17.8. Временные параметры интерфейса внешней памяти(не мультиплексированный режим, 8-разр.
MOVX без выбора банка)...….197Рисунок 17.9. Временные параметры интерфейса внешней памяти(не мультиплексированный режим, 8-разр. MOVX с выбором банка)...….198Рисунок 17.10. Временные параметры интерфейса внешней памяти(мультиплексированный режим, 16-разр.
MOVX)…………………...….199Рисунок 17.11. Временные параметры интерфейса внешней памяти(мультиплексированный режим, 8-разр. MOVX без выбора банка)...….200Рисунок 17.12. Временные параметры интерфейса внешней памяти(мультиплексированный режим, 8-разр. MOVX с выбором банка)...….20118. ПОРТЫ ВВОДА/ВЫВОДА.......................................................………..……......................203Рисунок 18.1.
Структурная схема ячейки порта ввода/вывода................................…..........203Рисунок 18.2. Функциональная схема портов ввода/вывода………….................................204Рисунок 18.3. Таблица декодирования приоритетов матрицы……………………….…….205Рисунок 18.4. Пример использования матрицы……………………………………………..209Рисунок 18.5.
XBR0: Регистр 0 матрицы портов ввода/вывода..............………..................210Рисунок 18.6. XBR1: Регистр 1 матрицы портов ввода/вывода……..............……..............211Рисунок 18.7. XBR2: Регистр 2 матрицы портов ввода/вывода.........……...........………....212Рисунок 18.8. XBR3: Регистр 3 матрицы портов ввода/вывода.........…….…......………....213Рисунок 18.9. P0: Регистр данных Порта 0…..............…......………......................................214Рисунок 18.10.
P0MDOUT: Регистр настройки выходов Порта 0………………………….214Рисунок 18.11. P1: Регистр данных Порта 1…......................………......................................215Рисунок 18.12. P1MDIN: Регистр настройки входов Порта 1……...……………………….215Рисунок 18.13. P1MDOUT: Регистр настройки выходов Порта 1………………………….216Рисунок 18.14. P2: Регистр данных Порта 2…......................………......................................216Рисунок 18.15. P2MDIN: Регистр настройки входов Порта 2……...……………………….217Рисунок 18.16.
P2MDOUT: Регистр настройки выходов Порта 2………………………….217Рисунок 18.17. P3: Регистр данных Порта 3…......................………......................................218Рисунок 18.18. P3MDOUT: Регистр настройки выходов Порта 3………………………….218Рисунок 18.19. P4: Регистр данных Порта 4…......................………......................................221Рисунок 18.20.
P4MDOUT: Регистр настройки выходов Порта 4………………………….221Рисунок 18.21. P5: Регистр данных Порта 5…......................………......................................222Рисунок 18.22. P5MDOUT: Регистр настройки выходов Порта 5………………………….222Рисунок 18.23. P6: Регистр данных Порта 6…......................………......................................223Рисунок 18.24. P6MDOUT: Регистр настройки выходов Порта 6………………………….223Рисунок 18.25. P7: Регистр данных Порта 7…......................………......................................224Рисунок 18.26.
P7MDOUT: Регистр настройки выходов Порта 7………………………….22419. КОНТРОЛЛЕР ЛОКАЛЬНОЙ СЕТИ (CAN0, C8051F060/1/2/3)…..….........................225Рисунок 19.1. Структурная схема контроллера CAN....................……….............................226Рисунок 19.2. Типичная конфигурация шины CAN………………..…….............................226Рисунок 19.3. CAN0DATH: Старший байт регистра данных CAN.......................................231Рисунок 19.4.
CAN0DATL: Младший байт регистра данных CAN.............…..…….…......231Рисунок 19.5. CAN0ADR: Индексный регистр адреса CAN.............………………….........232Рисунок 19.6. CAN0CN: Регистр управления CAN.............…..……………………...…......232Рисунок 19.7. CAN0TST: Регистр тестирования CAN.............………………....…….…......233Рисунок 19.8. CAN0STA: Регистр состояния CAN.............…………………....…….…......23320. МОДУЛЬ SMBus / I2C (SMBUS0)……..............................……………….........................235Рисунок 20.1. Структурная схема модуля SMBus............................. …….............................23513Ред. 1.2C8051F060/1/2/3/4/5/6/7Рисунок 20.2. Подключение к шине SMBus ..……………....….............……........................236Рисунок 20.3.
Формат сообщения SMBus.......................................................…….................237Рисунок 20.4. Передача данных в режиме ведущего………………………………………..238Рисунок 20.5. Прием данных в режиме ведущего…….……………………………………..238Рисунок 20.6. Передача данных в режиме ведомого………………………………………..239Рисунок 20.7. Прием данных в режиме ведомого………….………………………………..240Рисунок 20.8. SMB0CN: Регистр управления модуля SMBus0......….........................……..243Рисунок 20.9. SMB0CR: Регистр установки тактовой частоты модуля SMBus0....………244Рисунок 20.10.
SMB0DAT: Регистр данных модуля SMBus0.........…....................…….......245Рисунок 20.11. SMB0ADR: Регистр адреса модуля SMBus0.....................................……....246Рисунок 20.12. SMB0STA: Регистр состояния модуля SMBus0.................................……...24721. УСОВЕРШЕНСТВОВАННЫЙ МОДУЛЬ SPI (SPI0)...........………..............................251Рисунок 21.1. Структурная схема модуля SPI0..................……......…...................................251Рисунок 21.2.
Схема включения в режиме с несколькими ведущими.….............................254Рисунок 21.3. Схема соединения одного ведущего и одного ведомогос использованием 3-х проводной шины SPI…........……………................254Рисунок 21.4. Схема соединения одного ведущего и нескольких ведомыхс использованием 4-х проводной шины SPI…........………………...............254Рисунок 21.5. Временные диаграммы сигналов данных/тактированияв режиме ведущего………………………………………..........…..................256Рисунок 21.6. Временные диаграммы сигналов данных/тактированияв режиме ведомого (CKPHA = 0)……….………………..........…..................257Рисунок 21.7. Временные диаграммы сигналов данных/тактированияв режиме ведомого (CKPHA = 1)………………………..........…..................257Рисунок 21.8. SPI0CFG: Регистр конфигурации модуля SPI0............................……...........258Рисунок 21.9.
SPI0CN: Регистр управления модуля SPI0......................................................259Рисунок 21.10. SPI0CKR: Регистр установки тактовой частоты модуля SPI0....…….........260Рисунок 21.11. SPI0DAT: Регистр данных модуля SPI0..................………….......................261Рисунок 21.12. Временные диаграммы ведущего SPI (CKPHA = 0)...........…………..........262Рисунок 21.13.
Временные диаграммы ведущего SPI (CKPHA = 1)...........…………..........262Рисунок 21.14. Временные диаграммы ведомого SPI (CKPHA = 0)...........…………..........263Рисунок 21.15. Временные диаграммы ведомого SPI (CKPHA = 1)...........…………..........26322. УАПП0…......……………..............……..................................................................................265Рисунок 22.1. Структурная схема УАПП0...………...….........................................................265Рисунок 22.2.
Временные диаграммы УАПП0 в режиме 0...................….............................267Рисунок 22.3. Пример использования УАПП0 в режиме 0......................……......................267Рисунок 22.4. Временные диаграммы УАПП0 в режиме 1…...........…….............................267Рисунок 22.5. Временные диаграммы УАПП0 в режиме 2 и 3.........................….................269Рисунок 22.6.