F40-43a (1041604), страница 4
Текст из файла (страница 4)
Электрические параметры FLASH-памяти...................……….......................170Рисунок 15.1. Карта распределения и байты защиты FLASH-памяти программ................171Рисунок 15.2. FLACL: Регистр ограничения доступа к FLASH-памяти …………………172Рисунок 15.3. FLSCL: Регистр управления контроллером FLASH-памяти ………………173Рисунок 15.4. PSCTL: Регистр управления записью/стиранием памяти программ.............17416. ИНТЕРФЕЙС ВНЕШНЕЙ ПАМЯТИ ДАННЫХ ИВСТРОЕННАЯ ПАМЯТЬ XRAM………………...………………………………………175Рисунок 16.1.
EMI0CN: Регистр управления интерфейсом внешней памяти…………...177Ред. 1.312C8051F040/1/2/3Рисунок 16.2. EMI0CF: Регистр конфигурации внешней памяти……………………..…177Рисунок 16.3. Пример конфигурации с мультиплексированнойшиной адреса/данных………………………………………………………....178Рисунок 16.4.
Пример конфигурации с немультиплексированнойшиной адреса/данных………………………………………………………....179Рисунок 16.5. Режимы работы интерфейса внешней памяти……………………………….180Рисунок 16.6. EMI0TC: Регистр управления временнымипараметрами внешней памяти………………………………………………..182Рисунок 16.7. Временные параметры интерфейса внешней памяти(не мультиплексированный режим, 16-разр. MOVX)…………………...….183Рисунок 16.8.
Временные параметры интерфейса внешней памяти(не мультиплексированный режим, 8-разр. MOVX без выбора банка)...….184Рисунок 16.9. Временные параметры интерфейса внешней памяти(не мультиплексированный режим, 8-разр. MOVX с выбором банка)...….185Рисунок 16.10. Временные параметры интерфейса внешней памяти(мультиплексированный режим, 16-разр. MOVX)…………………...….186Рисунок 16.11. Временные параметры интерфейса внешней памяти(мультиплексированный режим, 8-разр. MOVX без выбора банка)...….187Рисунок 16.12. Временные параметры интерфейса внешней памяти(мультиплексированный режим, 8-разр.
MOVX с выбором банка)...….188Таблица 16.1. Временные параметры интерфейса внешней памяти…………………….....18917. ПОРТЫ ВВОДА/ВЫВОДА.......................................................………..……......................191Рисунок 17.1. Структурная схема ячейки порта ввода/вывода................................…..........191Таблица 17.1. Электрические характеристики портов ввода/вывода.............……...............191Рисунок 17.2. Функциональная схема младших портов ввода/вывода.................................192Рисунок 17.3.
Таблица декодирования приоритетов матрицы……………………….…….193Рисунок 17.4. Таблица декодирования приоритетов матрицы……………………….…….197Рисунок 17.5. Таблица декодирования приоритетов матрицы……………………….…….198Рисунок 17.6. Пример использования матрицы……………………………………………..200Рисунок 17.7. XBR0: Регистр 0 матрицы портов ввода/вывода..............………..................201Рисунок 17.8. XBR1: Регистр 1 матрицы портов ввода/вывода……..............……..............202Рисунок 17.9.
XBR2: Регистр 2 матрицы портов ввода/вывода.........……...........………....203Рисунок 17.10. XBR3: Регистр 3 матрицы портов ввода/вывода.........…….........………....204Рисунок 17.11. P0: Регистр данных Порта 0…......................………......................................205Рисунок 17.12. P0MDOUT: Регистр настройки выходов Порта 0………………………….205Рисунок 17.13. P1: Регистр данных Порта 1…......................………......................................206Рисунок 17.14. P1MDIN: Регистр настройки входов Порта 1……...……………………….206Рисунок 17.15.
P1MDOUT: Регистр настройки выходов Порта 1………………………….207Рисунок 17.16. P2: Регистр данных Порта 2…......................………......................................207Рисунок 17.17. P2MDIN: Регистр настройки входов Порта 2……...……………………….208Рисунок 17.18. P2MDOUT: Регистр настройки выходов Порта 2………………………….208Рисунок 17.19. P3: Регистр данных Порта 3…......................………......................................209Рисунок 17.20. P3MDIN: Регистр настройки входов Порта 3……...……………………….209Рисунок 17.21. P3MDOUT: Регистр настройки выходов Порта 3………………………….210Рисунок 17.22. P4: Регистр данных Порта 4…......................………......................................212Рисунок 17.23.
P4MDOUT: Регистр настройки выходов Порта 4………………………….212Рисунок 17.24. P5: Регистр данных Порта 5…......................………......................................213Рисунок 17.25. P5MDOUT: Регистр настройки выходов Порта 5………………………….21313Ред. 1.3C8051F040/1/2/3Рисунок 17.26.
P6: Регистр данных Порта 6…......................………......................................214Рисунок 17.27. P6MDOUT: Регистр настройки выходов Порта 6………………………….214Рисунок 17.28. P7: Регистр данных Порта 7…......................………......................................215Рисунок 17.29. P7MDOUT: Регистр настройки выходов Порта 7………………………….21518. КОНТРОЛЛЕР ЛОКАЛЬНОЙ СЕТИ (CAN0)…............……………….........................217Рисунок 18.1.
Типичная конфигурация шины CAN………………..…….............................217Рисунок 18.2. Структурная схема контроллера CAN....................……….............................218Таблица 18.1. Основные параметры системы…...............……………..….............................219Рисунок 18.3. Четыре сегмента битового интервала CAN................…….............................219Таблица 18.2.
Индексы регистров CAN и их значения, устанавливаемые при сбросе.......223Рисунок 18.4. CAN0DATH: Старший байт регистра данных CAN.......................................226Рисунок 18.5. CAN0DATL: Младший байт регистра данных CAN.............…..…….…......226Рисунок 18.6. CAN0ADR: Индексный регистр адреса CAN.............………………….........227Рисунок 18.7. CAN0CN: Регистр управления CAN.............…..……………………...…......227Рисунок 18.8.
CAN0TST: Регистр тестирования CAN.............………………....…….…......228Рисунок 18.9. CAN0STA: Регистр состояния CAN.............…………………....…….…......22819. МОДУЛЬ SMBus / I2C (SMBUS0)……..............................……………….........................229Рисунок 19.1. Структурная схема модуля SMBus............................. …….............................229Рисунок 19.2. Подключение к шине SMBus ..……………....….............……........................230Рисунок 19.3. Формат сообщения SMBus.......................................................…….................231Рисунок 19.4.
Передача данных в режиме ведущего………………………………………..233Рисунок 19.5. Прием данных в режиме ведущего…….……………………………………..233Рисунок 19.6. Передача данных в режиме ведомого………………………………………..234Рисунок 19.7. Прием данных в режиме ведомого………….………………………………..234Рисунок 19.8.
SMB0CN: Регистр управления модуля SMBus0......….........................……..236Рисунок 19.9. SMB0CR: Регистр установки тактовой частоты модуля SMBus0....………237Рисунок 19.10. SMB0DAT: Регистр данных модуля SMBus0.........…....................…….......238Рисунок 19.11. SMB0ADR: Регистр адреса модуля SMBus0.....................................……....238Рисунок 19.12.
SMB0STA: Регистр состояния модуля SMBus0.................................……...239Таблица 19.1. Коды состояния модуля SMBus0............................…………..........................24020. УСОВЕРШЕНСТВОВАННЫЙ МОДУЛЬ SPI (SPI0)...........………..............................243Рисунок 20.1. Структурная схема модуля SPI0..................……......…...................................243Рисунок 20.2. Схема включения в режиме с несколькими ведущими..................................246Рисунок 20.3. Схема соединения одного ведущего и одного ведомогос использованием 3-х проводной шины SPI…........……………................246Рисунок 20.4.
Схема соединения одного ведущего и нескольких ведомыхс использованием 4-х проводной шины SPI…........………………...............246Рисунок 20.5. Временные диаграммы сигналов данных/тактирования..........…..................248Рисунок 20.6. SPI0CFG: Регистр конфигурации модуля SPI0............................……...........249Рисунок 20.7. SPI0CN: Регистр управления модуля SPI0......................................................250Рисунок 20.8. SPI0CKR: Регистр установки тактовой частоты модуля SPI0....…….........251Рисунок 20.9. SPI0DAT: Регистр данных модуля SPI0..................………….........................25221.
![](https://s.studizba.com/z.php?f=/templates/si/i/noavatar.png&w=100&h=100&t=1"){kind=avatar}
