СХЕМОТЕХНИКА ЭВМ_18.2.17 (855859), страница 14
Текст из файла (страница 14)
Логические элементы DD2 и DD3 управляют состоянием выходного RS-триггера, собранного на логических элементах DD5 и DD6. Если С = "0", то логические элементы DD2 и DD3 закрыты и выходной RS-триггер находится в режиме хранения. Это отражено на временной диаграмме, где при изменении сигнала D на входе в моменты времени t1, t2, t4, t5 и t7 состояние триггера не изменяется (точки 5 и 6).
а) б)
а) – схема D-триггера, б) – УГО D-триггера типа ТМ2
Рис. 4.8. D-триггер с динамическим управлением.
В
момент времени t3 (D = "1") происходит переключение триггера. В этот момент времени на входе DD1 (точка 3) – "2", на выходе DD3 (точка 1) – "1", а на выходе DD4 (точка 4) – "0". В результате на входах DD2 образуется "1", а на выходе (точка 1) – "0". В результате DD5 закрывается и на его выходе Q (точка 5) появляется "1". Следом на выходе DD6 Q (точка 6) появляется "0".
В момент времени t9 по следующему фронту С происходит переключение состояния триггера (точка 5) в состояние "0", соответствующее уровню входного сигнала D в этот момент времени. При этом на входе DD4 (точка 4) – "1", на выходе DD1 (точка 3) – "0", а на выходе DD2 (точка 1) – "1". В результате на входах DD3 образуется единица, а на выходе (точка 2) – ноль. В результате DD6 закрывается и на его выходе Q (точка 6) появляется "1". Следом на выходе DD5 Q (точка 5) появляется "0". В остальные моменты времени, отмеченные на временной диаграмме, триггер не переключается.
Все элементы схемы триггера переключаются последовательно во времени. Время задержки переключения триггера от входа С до выхода равно трем временам задержек в логических элементах tP.
Рис. 4.9. Временная диаграмма работы шестиэлементного D-триггера.
После перехода сигнала С в "0" начинается переход коммутирующих элементов триггера в исходное состояние, что также занимает время
Т
аким образом, общая задержка сигнала в триггере с динамическим управлением равна
Внешняя временная диаграмма работы D-триггера с динамическим управлением представлена на следующем рисунке.
Рис. 4.10. Временная диаграмма работы D-триггера с динамическим управлением.
Замечание. Сигнал на входе D триггера не должен меняться в окрестности фронта сигнала синхронизации С. В документации на микросхемы триггеров указывается минимальное время предустановки tsetup и удержания thold сигнала на входе D относительно фронта синхроимпульса С.
4.2.9 Описание D-триггера с динамическим управлением на VHDL.
Приведем описание на VHDL триггера типа ТМ2. Условно-графическое обозначение триггера приведено на рис. 4.8б.
library IEEE; use IEEE.std_logic_1164.all;
entity DFFRS_1 is -- описание устройства DFFRS_1
port (D, C, R, S : in std_logic; -- определение входных сигналов
Q, Qbar : out std_logic); -- определение выходных сигналов
end DFFRS_1;
architecture DFFRS_1_arc of DFFRS_1 is -- архитектура DFFRS_1
begin
process (C, R, S) begin
if (S = '0') then -- приоритетная асинхронная установка
Q <= '1' ;
Qbar <= '0' ;
elsif (R = '0') then -- приоритетный асинхронный сброс
Q <= '0' ;
Qbar <= '1' ;
elsif (C'event and C = '1') then -- выделение переднего фронта
Q <= D ; -- назначение Q сигнала, поступившего на вход D
Qbar <= not (D) ; -- назначение Qbar сигнала, поступившего на вход D
end if;
end process;
end DFFRS_1_arc;
В описании на VHDL D-триггера типа ТМ2 с асинхронной установкой и сбросом использованы оператор process и условный оператор if. Передний фронт синхроимпульса выделяется при помощи стандартного в VHDL логического выражения (C'event and C = '1'). Триггер переключается при изменении сигналов C, R и S, входящих в список чувствительности оператора process.
Второй вариант VHDL- описания D-триггера и вариант тестирующей программы приведены ниже.
library IEEE; use IEEE.std_logic_1164.all;
entity DFF is
port (D, C: in std_logic; Q: out std_logic);
end DFF;
architecture BEH_ of DFF is begin
Q<=D when rising_edge ( C ) else Q;
end ;
-- Тестирующая программа для D - триггера.
--------------------------------------------------
library IEEE; use IEEE.std_logic_1164.all;
entity DFF_TB is end DFF;
architecture BEH_ of DFF_TB is begin
signal D, C,Q: std_logic;
component DFF port (D, C: in std_logic; Q: out std_logic);
end component ;
begin; --ниже конкретизация модели триггера
UUT:DFF port map (D, C, Q);
--ниже генератор тактов C
Process begin C<=’0’;wait for 20 ns; C<=’1’;wait for 20 ns;
End process; --ниже генератор сигнала D
Process
begin D<=’0’;wait for 100 ns; D<=’1’;wait for 100 ns;
End process;
End;
4.2.10. Счетный Т-триггер с динамическим управлением.
Т-триггер изменяет свое состояние на противоположное после прихода очередного тактового сигнала. Т-триггер можно построить на основе D-триггера с динамическим управлением ( рис.4.11.
Рис. 4.11. Схемы счетного триггера на основе стандартных D и JK-триггеров.
Д
ля реализации счетного триггера вход D соединяют с инверсным выходом Q. Изменение состояния Т - триггера происходит по фронту импульсов синхронизации CLK, при этом при поступлении очередного фронта состояние триггера Q меняется из Q = "1" в состояние Q = "0" и наоборот.
Период выходной последовательности равен двойному периоду сигнала CLK.
Временная диаграмма работы Т-триггера приведена на следующем рисунке
Рис. 4.12. Временная диаграмма работы Т-триггера.
4.2.11. Описание счетного Т-триггера на VHDL.
Напомним, что оператор назначения сигнала <= VHDL имеет так называемую δ-задержку изменения значения сигнала в его левой части сигнала, равную минимальному шагу времени в процессе моделирования. Приведенный ниже неточный вариант описания счетного Т-триггера предполагает , что всегда при подаче питания исходное состояние триггера = "0", что обычно не соответствует действительности для реальных триггеров.
library IEEE; [1][2]
use IEEE.STD_LOGIC_1164.all;
entity T_Tr_1 is
port( C : in STD_LOGIC;
Q : out STD_LOGIC );
end T_Tr_1;
architecture T_Tr_1_arc of T_Tr_1 is
signal D,D1: STD_LOGIC := '0';
begin
process(C)
begin
if (C'event and C = '1') then
Q <= not D;
D1 <= not D;
end if;
end process;
D <= D1;
end T_Tr_1_arc;
В VHDL описании Т-триггера в условном операторе if передний фронт синхроимпульса выделяется с помощью логического выражения (C'event and C = '1').
Более реалистичная модель Т-триггера с входным асинхронным сигналом сброса R , предполагающая неопределенное состояние триггера после подачи питания,в связи с чем его надо установить в 0, приведена ниже.
library IEEE;use IEEE.STD_LOGIC_1164.all; [1][2]
entity T_Tr_2 is port( C,R : in STD_LOGIC; Q : out STD_LOGIC );
end ;
architecture BEH of T_Tr_2 is
signal D: STD_LOGIC ';
begin
process(C,R) begin
if R=’1’ then D<=’0’;
elsif (C'event and C = '1') then D <= not D;
end if;
end process;
Q <= D;
end;
4.2.12. Двухступенчатый D-триггер, срабатывающий по спаду синхроимпульса.
Схема двухступенчатого D-триггера, построенного на двух последовательно соединенных D-триггеров с синхронизацией по уровню, приведена на следующем рисунке.
а) б)
а) – схема, б) - УГО
Рис. 4.14. Двухступенчатый D-триггер и его УГО.
Первый триггер DD1 является ведущим (Master) [должен быть раздел про идеологию МастерСлайв]. Он изменяет свое состояние в соответствии с входным сигналом D в то время, когда сигнал СLK равен 1. В это время инвертор DD2 подает на вход синхронизации второго ведомого (Slave) триггера DD3 сигнал СLK1, равный 0. Поэтому триггер DD3 закрыт и сохраняет свое предшествующее состояние.
На спаде сигнала СLK триггер DD1 закрывается и фиксирует на выходе Q1 последнее значение сигнал D. С задержкой, равной времени задержки сигнала в инверторе DD2, ведомый триггер DD3 открывается и передает на свой выход Q2 сигнал c выхода Q1.
Временная диаграмма работы двухступенчатого D-триггера представлена на следующем рисунке.
Рис. 4.15. Временная диаграмма работы двухступенчатого D-триггера.
Таким образом, схема, собранная из двух последовательно соединенных прозрачных D-триггеров (защелок), является теоретически непрозрачной по входу D.
Интервал времени, предшествующий срезу сигнала CLK (tПД), является опасным. В это время сигнал на входе D не должен изменяться.
Для реальных микросхем в схеме двухступенчатого триггера существует окно прозрачности, равное времени задержки сигнала в инверторе DD2. Однако на практике при правильном выборе временных соотношений вероятность сбоя при работе двухступенчатого триггера является очень малой.
4.3. Регистры. (Лекция 7)
Регистром называется функциональный узел, предназначенный для приема, хранения, преобразования и выдачи многоразрядных двоичных чисел.
Регистры, выпускаемые промышленностью, разделяются на:
- параллельные (статические) регистры. Запись и считывание информации происходит в параллельном коде, слова в таких регистрах могут быть подвергнуты поразрядным логическим операциям;
- последовательные (сдвигающие) регистры. Запись и считывание информации происходит в последовательном коде, поразрядный сдвиг осуществляется или влево, или вправо. В реверсивных регистрах возможен сдвиг в обоих направлениях; [Пример сдвигов или ссылка на раздел]
- последовательно-параллельные (универсальные) регистры. Запись и считывание информации проводится как в параллельном, так и в последовательном коде, возможен сдвиг в обоих направлениях;
4.3.1. Параллельные регистры.
Условное графическое отображение параллельного регистра на D-триггерах представлено на рис.4.16.
Обозначение входов и выходов:
- информационные входы Di;
- вход сигнала управления C;
- вход сброса R;
- информационные выходы Qi ;.
Рис. 4.16. Параллельный регистр на D-триггерах с синхронным сбросом.
![](https://s.studizba.com/z.php?f=/templates/si/i/noavatar.png&w=100&h=100&t=1"){kind=avatar}
