lab4 (774795), страница 7
Текст из файла (страница 7)
привязка цепи С к 6 контакту.
максимальное значение периода синхронизации для цепи С – 40ns.
Вариант30
последовательность: 1,2,3,3,4,2,…
реализация на базе счетчика Джонсона
привязка цепи С к 7 контакту.
максимальное значение периода синхронизации для цепи С – 20ns.
Вариант31
последовательность: 2,4,4,1,3,3,…
реализация на базе счетчика Джонсона
привязка цепи С к 34 контакту.
максимальное значение периода синхронизации для цепи С – 30ns.
Вариант32
последовательность: 3,3,1,2,1,4,…
реализация на базе счетчика Джонсона
привязка цепи С к 40 контакту.
максимальное значение периода синхронизации для цепи С – 40ns.
Вариант33
последовательность: 3,1,3,4,2,2,…
реализация на базе счетчика Джонсона
привязка цепи С к 42 контакту.
максимальное значение периода синхронизации для цепи С – 25ns.
Порядок выполнения работы
-
Выполнить вручную структурный синтез устройства, заданного в Вашем варианте.
-
Создать новый проект.
-
Подготовить описание проектируемого устройства в схемотехнической форме в САПР WEB PACK ISE.
-
Выполнить синтез устройства на ПЛИС структуры CPLD.
-
Произвести функциональное моделирование устройства.
Пример выполнения лабораторной работы
Выполним синтез устройства на базе ПЛИС структуры CPLD согласно заданию варианта 13:
-
На базе кристалла XC9536 построим схему распределителя сигналов, выдающую сигналы «y» в последовательности: 2,2,1,1,2,3,2,1,…
-
Создам файл временных и топологических ограничений в соответствии с вариантом(привязка цепи С к 43 контакту, максимальное значение периода синхронизации для цепи С – 30ns).
-
Произведем генерацию тестового модуля.
Создаем новый проект с названием var13, выбираем способ введения исходных данных (Top-Level Module Type) – схемотехнический (Schematic), семейство ПЛИС, на базе которого разрабатывается устройство (Device family) – xc9500 CPLDs, тип кристалла(Device) – xc9536, тип корпуса(Package) – PC44, быстродействие кристалла(speed grade) – 5, средства синтеза устройства(Synthesis Tool) – XST (VHDL/Verilog). Указываем первый подключаемый ресурс var13.sch, имеющий тип schematic.
Распределитель сигналов – это устройство, которое при поступлении на его вход переключающих сигналов формирует управляющий сигнал в одном из выходных сигналов. Распределитель сигналов реализуется на базе счетчика, построенного на трех D-триггерах. В данном проекте для реализации распределителя достаточно трех триггеров типа D. Таблица переходов для триггеров (Q3 соответствует старшему разряду, Q1 - младшему):
| Q3(t) | Q2(t) | Q1(t) | Q3(t+1) | Q2(t+1) | Q1(t+1) | D3 | D2 | D1 |
| 0 | 0 | 0 | 0 | 0 | 1 | 0 | 0 | 1 |
| 0 | 0 | 1 | 0 | 1 | 0 | 0 | 1 | 0 |
| 0 | 1 | 0 | 0 | 1 | 1 | 0 | 1 | 1 |
| 0 | 1 | 1 | 1 | 0 | 0 | 1 | 0 | 0 |
| 1 | 0 | 0 | 1 | 0 | 1 | 1 | 0 | 1 |
| 1 | 0 | 1 | 1 | 1 | 0 | 1 | 1 | 0 |
| 1 | 1 | 0 | 1 | 1 | 1 | 1 | 1 | 1 |
| 1 | 1 | 1 | 0 | 0 | 0 | 0 | 0 | 0 |
Карта Карно для данной таблицы переходов выглядит следующим образом:
Для D3:
| Q3 | ||||
| Q2 | 1 | 0 | 1 | 0 |
| 1 | 1 | 0 | 0 | |
| Q1 | ||||
Для D2:
| Q3 | ||||
| Q2 | 1 | 0 | 0 | 1 |
| 0 | 1 | 1 | 0 | |
| Q1 | ||||
Для D1:
| Q3 | ||||
| Q2 | 1 | 0 | 0 | 1 |
| 1 | 0 | 0 | 1 | |
| Q1 | ||||
После минимизации получаем следующие функции возбуждения:
где
- входы соответствующих триггеров, 
- выходы соответствующих триггеров.
Примечание: для получения входа D2 удобно воспользоваться логической функцией XOR – исключающее «ИЛИ».
Поэтому схема счетчика, построенного на трех D-триггерах, имеет вид:
Для построения счетчика используем D триггер FDCP, который находится в функциональной группе Flip-Flop. Для синхросигнала рисуем одиночный провод, который соединяем с входами С триггеров, обозначение синхросигнала – «С». Устанавливаем на этом проводе входной маркер (Input marker). Для получения входов триггеров используем логические элементы, которые находятся в функциональной группе Logic:
AND2B1 - логический элемент 2И с инверсией по одному из входов
Назначение выводов:
I0, I1 -входы.
О - выход.
Выполняемая функция О = ~I0 & I1
Таблица истинности элемента AND2B1
| Входы | Выход | |
| I0 | I1 | O |
| 1 | X | 0 |
| X | 0 | 0 |
| 0 | 1 | 1 |
Назначение выводов:
I0,I1, I2-входы.
О - выход.
Выполняемая функция О = ~I0 & 11 & 12
Таблица истинности элемента AND3B1
| Входы | Выход | ||
| I0 | I1 | I2 | O |
| 1 | X | X | 0 |
| X | 0 | X | 0 |
| X | X | 0 | 0 |
| 0 | 1 | 1 | 1 |
OR3 - логический элемент ЗИЛИ
Назначение выводов:
I10, I1I, I12-входы.
О - выход.
Выполняемая функция О = I0 | I1 | I2
Таблица истинности элемента OR3
| Входы | Выход | ||
| I0 | I1 | I2 | O |
| 1 | X | X | 1 |
| X | 1 | X | 1 |
| X | X | 1 | 1 |
| 0 | 0 | 0 | 0 |
XOR2 - логический элемент ИСКЛЮЧАЮЩЕЕ ИЛИ
Назначение выводов:
I0, I1 -входы.
О - выход.
Выполняемая функция О = I0 ^ I1
Таблица истинности элемента XOR2
| Входы | Выход | |
| I0 | I1 | O |
| 0 | 0 | 0 |
| 1 | 0 | 1 |
| 0 | 1 | 1 |
| 1 | 1 | 0 |
INV- инвертор
![](https://s.studizba.com/z.php?f=/templates/si/i/noavatar.png&w=100&h=100&t=1"){kind=avatar}
