lab4 (774795), страница 4

Просмтор этого файла доступен только зарегистрированным пользователям. Но у нас супер быстрая регистрация: достаточно только электронной почты!

Текст из файла (страница 4)

где S - соответствует режиму установки, a R - режиму сброса, например, INST ddl INIT=1;.

В ременные ограничения можно задавать с помощью специальной формы, для этого не обязательно знать специальные команды. Чтобы открыть редактор временных ограничений, нужно дважды нажать на Create Timing Constraints в окне процессов. При этом откроется рабочее окно программы Constraints Editor.

Рис19

5. Синтез проектов, реализуемых на базе ПЛИС

семейств CPLD фирмы Xilinx

Чтобы получить доступ к интерактивному списку основных этапов процесса разработки цифрового устройства на базе ПЛИС фирмы Xilinx, следует в окне ис­ходных модулей Навигатора проекта выделить строку с названием файла описания верхнего уровня иерархии проекта, поместив на нее курсор и щелкнув левой кноп­кой мыши. При этом в окне процессов отображается маршрут проектирования, со­ответствующий выбранному типу ПЛИС и средств синтеза.

Рис20.

В процессе синтеза из файлов HDL-описаний проектируемого устройства фор­мируется файл списка соединений (netlist) в формате EDIF (Electronic Data Interchange Format). Синтезированный файл представляет собой текстовое (ASCII) описание проекта, но на более низком логическом уровне в формате, воспринимае­мом программами трассировки Xilinx. Если исходные описания проекта представ­лены не в HDL-форме, а в графической, в частности, схемотехнической, то автома­тически выполняется их преобразование в требуемый HDL-формат.

Прежде чем непосредственно активизировать процесс синтеза, следует прокон­тролировать и при необходимости установить требуемые значения его параметров. Для этого нужно в окне процессов (рис.20) щелчком левой кнопки мыши выделить

строку Synthesize, после чего нажать кнопку , расположенную на оперативной

панели Навигатора проекта, или воспользоваться командой Properties контекстно-зависимого всплывающего меню, которое выводится при щелчке правой кнопки мыши.

Рис21.

Эта диалоговая панель содержит три страницы, снабженные закладками с их на­званиями: Synthesis options, HDL options и Xilinx Specific options. Каждая из этих страниц содержит соответствующую группу параметров, представленных в виде таблицы.

Страница Synthesis options объединяет параметры, управляющие оптимизацией процесса синтеза. Параметр Optimization Goal позволяет выбрать критерий оптими­зации и может принимать одно из двух значений: Speed и Area. Значение Speed уста­навливает стратегию оптимизации, ориентированную на достижение максимального быстродействия проектируемого устройства. При выборе значения Area оптимиза­ция выполняется с целью минимизации используемой области (ресурсов) кристалла.

Параметр Optimization Effort определяет уровень производимой оптимизации и имеет два возможных значения: Normal и High. Если задано значение Normal, то используются стандартные алгоритмы оптимизации. При выборе значения High выполняется дополнительная оптимизация с учетом особенностей архитектуры вы бранного кристалла ПЛИС, что позволяет достигнуть более высоких результатов, но приводит к увеличению времени вычислений.

Параметр Synthesis Constraints File предназначен для определения названия фай­ла ограничений, используемого в процессе синтеза. Файл ограничений синтеза (не пу­тать с файлом ограничений проекта UCF) может содержать информацию о парамет­рах синтеза, которые определяются в рассматриваемой диалоговой панели глобаль­но для проекта в целом, а также о временных и топологических ограничениях, ис­пользуемых программами трассировки. Учитывая, что ограничения для программы трассировки указываются в файле UCF, а собственно ограничения процесса синтеза чаще всего устанавливаются одинаковыми для всех элементов проекта с помощью диалоговой панели параметров синтеза, можно не указывать значение параметра Synthesis Constraints File.

Параметр Keep Hierarchy определяет возможность сохранения иерархии проекта в процессе синтеза. Объекты, определенные в модулях HDL-описаний, сохраняются в процессе синтеза и не объединяются с остальной частью проекта.

С помощью параметра Generate RTL Schematic предоставляется возможность формирования в процессе синтеза списка соединений (netlist) на уровне RTL, кото­рый может затем отображаться с помощью схемотехнического редактора ECS в на­глядной форме.

Рис22

Параметр FSM Encoding Algorithm управляет выбором метода кодирования ко­нечных автоматов (Finite State Machine, FSM). Выпадающий список значений этого параметра содержит восемь элементов: auto, one-hot, compact, sequential, gray, johnson, user, none. Значение auto, установленное по умолчанию, позволяет средст­вам синтеза автоматически выбрать для каждого конечного автомата наилучший алгоритм кодирования. Метод One-Hot гарантирует, что каждый отдельный регистр предназначен для реализации одного состояния, т. е. в любой момент времени акти­вен только один триггер. Алгоритм Compact позволяет минимизировать количество триггеров при синтезе конечного автомата. При выборе значения Sequential исполь­зуется метод, заключающийся в идентификации длинных ветвей и применении по­следовательности двоичных кодов для представления состояний этих ветвей. Метод Gray, гарантирующий переключение только одной переменной между двумя после­довательными состояниями, минимизирует риск возникновения паразитных им­пульсов. Алгоритм Johnson целесообразно использовать при синтезе конечных ав­томатов, описания которых содержат длинные цепочки без ветвлений. Значение user указывает средствам синтеза использовать алгоритм кодирования, представленный в файле исходного описания. При выборе значения попе запрещается автоматическое кодирование конечных автоматов.

Значение параметра Mux Extraction разрешает (YES) или запрещает (N0) средст­вам синтеза извлечение макросов мультиплексоров. По умолчанию установлено значение YES. При этом для каждого обнаруженного описания мультиплексора, вы­полненного на базе некоторого внутреннего алгоритма, программа синтеза Хiliпх Synthesis Technology (XST) формирует макрос или оптимизирует его совместно с остальной частью проекта. Значение Force указывает средствам синтеза игнориро­вать внутренние алгоритмы и создавать макросы для мультиплексоров.

Параметр Resource Sharing разрешает или запрещает совместное использование ресурсов арифметическими операторами. По умолчанию используется разрешаю­щее значение, отображаемое маркером на поле соответствующего индикатора.

Страница Xilinx Specific Options содержит параметры синтеза, которые учитыва­ют требования средств трассировки ХШпх

Рис23

Параметр Add I/O Buffers разрешает или запрещает автоматическое подключение буферных элементов к цепям модуля исходного описания верхнего уровня проекта, которые предназначены для соединения с выводами кристалла. По умолчанию уста­новлено разрешающее значение этого параметра. Если входные и выходные буфер­ные элементы были включены в состав модуля исходного описания проекта на ста­дии его разработки, то следует изменить значение этого параметра на "выключено", запрещающее автоматическое подключение этих элементов.

Параметр Equivalent Register Removal управляет оптимизацией триггеров в процессе синтеза. При разрешающем значении этого параметра, которое задано по умолчанию, средства синтеза исключают из состава проекта триггеры, выполняю­щие эквивалентные функции, а также триггеры, входные сигналы которых имеют постоянный уровень, не изменяющийся в процессе функционирования устройства.

С помощью параметра Macro Preserve указывается метод синтеза макроописаний, входящих в состав проекта. Значение "включено", установленное по умолчанию для это­го параметра, определяет режим сохранения макросов в процессе синтеза и последую­щую их реализацию с помощью средств генерации Масrо+. Значение "выключено" раз­решает декомпозицию макросов и их генерацию средствами синтеза.

Опция XOR Preserve определяет способ синтеза макросов "Исключающее ИЛИ" (XOR). При значении "включено", заданном по умолчанию, макроописания XOR сохраняются в процессе синтеза в виде макросов. Такой метод позволяет получить наилучшие результаты, с точки зрения минимизации используемых ресурсов. Про­тивоположное значение этого параметра позволяет раскрывать XOR-макросы и за­тем объединять их с окружающей логикой в процессе синтеза.

Параметр WYSIWYG позволяет сохранять в процессе синтеза структуру соеди­нений (все определенные разработчиком сигналы) исходного описания. При этом снижается уровень оптимизации проекта в процессе синтеза. По умолчанию для этого параметра установлено значение "выключено" (None). Информация о ходе его выполнения отображается в окне консольных сообщений. После заверше­ния этого процесса, отмеченного соответствующей пиктограммой в строке Synthesize, можно открыть отчет о результатах синтеза, дважды щелкнув левой кнопкой мыши на строке View Synthesize Report. При этом открывается новое окно встроенного HDL-редактора (в режиме только чтения), в котором отображается сформированный отчет.

Release 6.3.01i - xst G.36

Copyright (c) 1995-2004 Xilinx, Inc. All rights reserved.

--> Parameter TMPDIR set to __projnav

CPU : 0.00 / 0.58 s | Elapsed : 0.00 / 0.00 s

--> Parameter xsthdpdir set to ./xst

CPU : 0.00 / 0.58 s | Elapsed : 0.00 / 0.00 s

--> Reading design: shema.prj

TABLE OF CONTENTS

1) Synthesis Options Summary

2) HDL Compilation

3) HDL Analysis

4) HDL Synthesis

5) Advanced HDL Synthesis

5.1) HDL Synthesis Report

6) Low Level Synthesis

7) Final Report

=========================================================================

* Synthesis Options Summary *

=========================================================================

---- Source Parameters

Input File Name : shema.prj

Input Format : mixed

Ignore Synthesis Constraint File : NO

Verilog Include Directory :

---- Target Parameters

Output File Name : shema

Output Format : NGC

Target Device : xc9500

---- Source Options

Top Module Name : shema

Automatic FSM Extraction : YES

FSM Encoding Algorithm : Auto

Mux Extraction : YES

Resource Sharing : YES

---- Target Options

Add IO Buffers : YES

Equivalent register Removal : YES

MACRO Preserve : YES

XOR Preserve : YES

---- General Options

Optimization Goal : Speed

Optimization Effort : 1

Keep Hierarchy : YES

Характеристики

Список файлов книги