lab4 (774795), страница 8
Текст из файла (страница 8)
Назначение выводов:
I - вход.
О - выход.
Выполняемая функция О = ~I
Таблица истинности элемента INV
| Вход | Выход |
| I | O |
| 0 | 1 |
| 1 | 0 |
Формируем две шины: PRE[3:1] и CLR[3:1]. Обозначаем соответствующие входы триггеров PRE[3], PRE[2], PRE[1], CLR[3], CLR[2], CLR[1]. Устанавливаем на шинных входные маркеры.
Таблица переходов для распределителя сигналов:
| Q3(t) | Q2(t) | Q1(t) | Y | Y1 | Y2 | Y3 |
| 0 | 0 | 0 | 2 | 0 | 1 | 0 |
| 0 | 0 | 1 | 2 | 0 | 1 | 0 |
| 0 | 1 | 0 | 1 | 1 | 0 | 0 |
| 0 | 1 | 1 | 1 | 1 | 0 | 0 |
| 1 | 0 | 0 | 2 | 0 | 1 | 0 |
| 1 | 0 | 1 | 3 | 0 | 0 | 1 |
| 1 | 1 | 0 | 2 | 0 | 1 | 0 |
| 1 | 1 | 1 | 1 | 1 | 0 | 0 |
Карта Карно:
| Q3 | ||||
| Q2 | 2 | 1 | 1 | 1 |
| 2 | 3 | 2 | 2 | |
| Q1 | ||||
Для выходных сигналов «y» после минимизации получаем:
Теперь можно приступать к построению распределителя сигналов. Для этого используем элементы функциональной группы Logic: AND3B1, AND2B1,
AND2B2 - логический элемент 2И с инверсией по входам
Назначение выводов:
I0, I1 - входы.
О - выход.
Выполняемая функция О = ~I0 & ~ I1
Таблица истинности элемента AND2B2
| Входы | Выход | |
| I0 | I1 | О |
| 1 | X | 0 |
| X | 1 | 0 |
| 0 | 0 | 1 |
AND2 - логический элемент 2И
Назначение выводов:
I0, I1 -входы.
О - выход.
Выполняемая функция О = I0 & I1
Таблица истинности элемента AND2
| Входы | Выход | |
| I0 | I1 | O |
| 0 | X | 0 |
| X | 0 | 0 |
| 1 | 1 | 1 |
OR2 - логический элемент 2ИЛИ
Назначение выводов:
I0, I1 - входы.
О - выход.
Выполняемая функция О = I0 | I1
Таблица истинности элемента OR2
| Входы | Выход | |
| I0 | I1 | O |
| 1 | X | 1 |
| X | 1 | 1 |
| 0 | 0 | 0 |
Формируем шины Y[3:1] и Q[3:1]. Присоединяем выходы «y» через отводы к шине Y[3:1], вводим обозначения Y[3], Y[2], Y[1]. Выходы триггеров обозначаем: Q[3], Q[2], Q[1]. Устанавливаем выходные маркеры (Output marker).
Сохраняем файл схемотехнического описания.
Файл временных и топологических изменений:
NET C LOC = P43;
NET C PERIOD = 30 NS;
Результаты изменений временных ограничений можно просмотреть с помощью редактора временных ограничений, для чего нужно дважды нажать на Create Timing Constraints в окне процессов. При этом откроется рабочее окно программы Constraints Editor:
Графическое изображение кристалла со всеми выводами получаем при вызове процесса Assign Package Pins:
Данные о результатах привязки выводов схемы:
В результате синтеза формируется отчет, содержимое которого можно просмотреть с помощью команды View Synthesis Report:
Release 6.3i - xst G.35
Copyright (c) 1995-2004 Xilinx, Inc. All rights reserved.
--> Parameter TMPDIR set to __projnav
CPU : 0.00 / 0.53 s | Elapsed : 0.00 / 1.00 s
--> Parameter xsthdpdir set to ./xst
CPU : 0.00 / 0.53 s | Elapsed : 0.00 / 1.00 s
--> Reading design: var13.prj
TABLE OF CONTENTS
1) Synthesis Options Summary
2) HDL Compilation
3) HDL Analysis
4) HDL Synthesis
5) Advanced HDL Synthesis
5.1) HDL Synthesis Report
6) Low Level Synthesis
7) Final Report
=============================================================
* Synthesis Options Summary *
=============================================================
---- Source Parameters
Input File Name : var13.prj
Input Format : mixed
Ignore Synthesis Constraint File : NO
Verilog Include Directory :
---- Target Parameters
Output File Name : var13
Output Format : NGC
Target Device : xc9500
---- Source Options
Top Module Name : var13
Automatic FSM Extraction : YES
FSM Encoding Algorithm : Auto
Mux Extraction : YES
Resource Sharing : YES
---- Target Options
Add IO Buffers : YES
Equivalent register Removal : YES
MACRO Preserve : YES
XOR Preserve : YES
---- General Options
Optimization Goal : Speed
Optimization Effort : 1
Keep Hierarchy : YES
RTL Output : Yes
Hierarchy Separator : _
Bus Delimiter : <>
Case Specifier : maintain
---- Other Options
lso : var13.lso
verilog2001 : YES
wysiwyg : NO
=============================================================
=============================================================
* HDL Compilation *
=============================================================
Compiling source file "var13.vf"
Module compiled
No errors in compilation
Analysis of file succeeded.
=============================================================
* HDL Analysis *
=============================================================
Analyzing top module .
Module is correct for synthesis.
Set user-defined property "INIT = 0" for instance in unit .
Set user-defined property "INIT = 0" for instance in unit .
Set user-defined property "INIT = 0" for instance in unit .
Analyzing module .
Analyzing module .
Analyzing module .
Analyzing module .
Analyzing module .
Analyzing module .
Analyzing module .
Analyzing module .
Analyzing module .
=============================================================
* HDL Synthesis *
=============================================================
Synthesizing Unit .
Related source file is var13.vf.
Unit synthesized.
=============================================================
* Advanced HDL Synthesis *
=============================================================
Advanced RAM inference ...
Advanced multiplier inference ...
Advanced Registered AddSub inference ...
Dynamic shift register inference ...
=============================================================
HDL Synthesis Report
Found no macro
=============================================================
=============================================================
* Low Level Synthesis *
=============================================================
Optimizing unit ...
implementation constraint: source_filename : D1
implementation constraint: source_linenb : D1
implementation constraint: INIT=0 : D1
implementation constraint: KEEP : D1
implementation constraint: source_filename : D2
implementation constraint: source_linenb : D2
implementation constraint: INIT=0 : D2
implementation constraint: KEEP : D2
implementation constraint: source_filename : D3
implementation constraint: source_linenb : D3
implementation constraint: INIT=0 : D3
implementation constraint: KEEP : D3
=============================================================
* Final Report *
=============================================================
Final Results
RTL Top Level Output File Name : var13.ngr
Top Level Output File Name : var13
Output Format : NGC
Optimization Goal : Speed
Keep Hierarchy : YES
Target Technology : xc9500
Macro Preserve : YES
![](https://s.studizba.com/z.php?f=/templates/si/i/noavatar.png&w=100&h=100&t=1"){kind=avatar}
