Солонина А., Улахович Д. Алгоритмы и процессоры цифровой обработки сигналов (2002) (1095891), страница 22
Текст из файла (страница 22)
Организация памяти ЦПОС В следующих разлелах булут отмечены некоторые особенности использова иия памяти в ИПОС. 2.6.1. Доступ к блокам памяти. Блоки памяти Как бьшо сказано в Рпзд. 2.2, организаш1я быстрых вычислений при вып ол нешги алгоритмов (10С требует архитектуры процессора с песколью .имв блоками памяти и иесколькиыи комплекталш шии. Йля выполнения осип . ов ФТ 16р ФТ 16Р ФТ 24р ФТ 15р ФТ 16р ФТ 16р ФТ 16132р ПТ 32р ПТ 32р Стандартная Стандартная Стандартная 08Р16хх 08Р563хх 08Р16ххх ОС!400 8С140 С52хх ).осев! 66 Мсгсго1а 61 ~исеп1 94 Глава 2. АРхнтектуРа циФРовых вроцессорое обработки сигналов 107 иой операгц1и Умножения с накоплением МАС требуется три обращения к памяти лля выборки команды и лвух сомножителей (при сохранении ре- зультата в каком-иибуль регистре). В чистом виле на это ориентирована архитектура процессоров фирмы Мо1ого!а (и некоторых других), в которых выделяется память программ и память данных, которая в свою очередь разделена на две части — Х и У (си.
Разд. 23). В процессорах фирм А01 и Т! для хранения одного из со- множителей (например, коэффициентов фильтров) используется память прог!тамм. В конечном итоге, лля организации эффективных вычислений определяющим является не название и количество реально независимых блоков памяти, а возможность организации необходимого для этих вычис- лении количества доступов к памяти (при которых производится чтение ко- манд и операндов и запись результатов). В пекоторых послелипх процессорах (и в некоторых более ранних) раз а- Р' ботчики, судя по всему, вообще стали отказываться от разделения иа память л!юПимы и память данных. Процессоры с ПТ семейства А(35Р-21000 фпрл1ы АР! имеют чва блока па- мяти, которые могут быть сконфигурированы для сохранения различных комбинаций колов и данных.
Набор соответствующих шин и устройств ге- нерации адреса УГА позволяют ялру процессора одновременно обращаться к командам и лапиым ог обоих блоков памяти. Зля максимального обраще- ния без циклов ожилания необходимо соблюдение определенных условий, оговариваемых в описаниях процессоров. Процессор Т!йег5НАВС имеет три блока виутреиией памяти МО, М), М2, кажлый из которых содержит свой набор пшн; распределение ванных межлу нилш указывается пользоватечем.
Ядро 5С140 М5С510 1 О лля процессоров, которые его используют (в астиост . ! и. 1 Мо1ого!а), определяет память как единое пространство без азли- чия в гас положении палшти программ и памяти данных. Обвыл память сяср темы конф фпгурируется как память.
состоящая из нескольких бчоков с об- 1ДИМ ес алр иым пространством. Данные адресуются ячейками в 1 байт и трем шинам: шина кодов команд и лве шины данных доступим по (с . Р зб 2<. 7) П ствлеи л Рл 4 ) При правильном расположения бранных мох ет быть сс и у гелоступ по всем трем шинам за один такт, роцессоры семейства ТМ532ОСЗх фирмы Т1, иачиг1дя с первого ТМ532ОСЗО, 1гмеюг общее е е алресное пространство памяти. Распрезелецие блоков внутреииеи памяти м ти между различными лапиылп! производится пользователели ло"туп к этим бл С. блокам осуществляется по нескольким шипам.
р апиз<пггпо Паылти ИМСЮт ПРО~1~~СОРЫ О фирмы Т! П)юцессоры ТМ532ОС620т и ТМ532ОС640х обладают вы- Имх лсииыми вн ! утре шими памятью программ и памятью лапиых. Память дандва блока. Внутренняя память про~рамы может работать как ц включает ь"шая вл азресуемая память программ и как кэш п)юграмм Тсзс розд. 2.63). Алгоритмы и процессоры цифровой обработки сигналов !09 ГЗ»еее 2 Архитектуре цифроеык и цессорое обработки сигналое 109 Кэш в свою очередь имеет иеслолько реж»»л»ов работы. Обычный реж»»л»вЂ” кзш программ межлу ЦПУ и внешнеи памятью. В этом случае проислошгг следующее: чтение по звчанному адресу производится из каша; если в иец нужной информации»»ет, то выполняется чтение данных из в»»ешнсй»ылшти, запись ее в кэш и псрслача в ЦПУ. При повторном обращении к тем;ке коман зал», чтсиис осуществляется из каша.
Процессоры ТМ5320С621х, ТМ5320С671х и ТМ5320С64хл имеют архитектуру памяти, называемую произволнтечями Е)/1 2 Чеп»огу Агсй»»есшге. Упрощенная функциональная схема памяти иривелена на рис. 2.24. Внутренняя память имеет кэш двух уровней. Перел»т) уровень кз»»то 6! образуется из отдельных частей для програл»м и данных. Указанный кзш управляется двул»я конт!юлле!Е»л»»» — для кэша программ и лля лэша данных. ЦПУ связано с кэшел» программ через шины РО (ргояга»»» даш) и РА (ргояг.ип аддгеи) Связь ЦПУ с кэшел» ланных происходит через два комплекта шии (лля регистров общего назначения А и В соответственно, си. разд.
2.4.3) ОА (да»а зддгелч), 5Т (моте да»а) и ЕР (!оад да»а). Обии»й лля данных и кочов программ кзш второго уровня управляется контроллером кзиго 12 О»» связан с внешней памятью процессора через расширенньи! контроллер (тМА (прямой доступ к памяп») и интерфейс внешней памяти. Контроллер ОМА позволяет загружать в кэш 12 ланныс через разчичные иериферпйл»ые устройства, в том числе последовательные порты ввода/вывода. Слслует отметить некоторые особенности организации внутренней памяти процессоров ТМ5320 со стаплартноп и улучшенной станларт»юй архитектурои семейств С2х. С54х, С55х и нелоторыл лрутих фирмы Т!. Внутренняя память всех этих процессоров включает несколько блоков ВО, В ! и т.
д., которые программным образом могут вюпочаться как в пространство памяти прогрел»м, гзк и в пространство памяти данных. Крол»е того, эти блоки отличаются параметрами быстродействия — оии классифицируются к»к 5АКАМ (з(»»з)е асеева КАМ) ПАВАМ (дца) ассезз КАМ), т. е. кал память с олиночным и лвойным доступом. Соответственно, блок 5АКАМ допускает олно обращение к палшти за такт работы ЦПУ, а бчол ОАКАМ два обращения за один такт. В блоках ОАКАМ время обращешш к памяти составляет половину такта и, в этом случае, возможно двз обращения в первой половине и ао второй почовиие талтз.
Использование блоков ОЛКАМ важно зхя процессоров ТМ5320. Снстелш команд этих ЦПОС включает большое коля чество комбшшровапиых команл и команд, в которых адресуются ячей' ейкл памяти. К(юмс того, ломзиды могут иметь различную длину. Блоки с чво войным лостуиол» позволвот в необхочил»ых счучзях команчал» выбирать д лва операнда, расположе»п»ые в олпом и том же блоке.
При конвейерном вм апач полнении команд может потребоваться олиоврел»енно (но иа разных этап двух послеловательно выпслняел»ых команд) обращение к олиол»у и тому же «л'т блоку. Если идет обращение к блоку с двойным лоступом. комзилы бул выполнены без задержки. Если жс обр»»»»ген»»е пропсхолит к блоку т '-и»»а ЯАКАМ, пеизбежены конфликт конвейера и залсржка вь»полнения кол»а»»л. ю х «о ст х «О »Э «о »- х Ю о. о о о й о гл о «- е Е Ф е х Е о.
о е» й й Ъ х Операция выполняется в: Выполняемая операция Шина первой половине такта ЦПУ первой половине такта ЦПУ первой половине такта ЦПУ первой половине такта ЦПУ второй половине такта ЦПУ второй половине такта ЦПУ второй половине такта ЦПУ второй половине такта ЦПУ Загруака адреса ПП Чтение кода команды из ПП Загрузка адреса ПД Чтение данного из ПД РАВ » пь ьат »асяп Чтены РВ ОАВ ОВ САВ Загрузка адреса ПД Чтение данного из ПД Загрузка адреса ПД Запись данною в ПД ат А Аят СВ ЕАВ ЕВ Ра«са е «ат Ла»АЬРО»а а Лао т Сна а За'Рт» е чван а АР»се о в«а ае п Осв ч »О» (О АНЗ.В Ра аьн П Л» А»Ма В Ваап ча вт А Аят внпь ан»т ч а на З»Р«тс» чте ч МЫѫооаР» па ПОЬ ЕОАР па«носа » »СРС« йаа«ЧЬ«нао Лтсттп ча „а мяч«е ье «АР«са а«»Р нв н »РА а мпво» 'ьо чтя»,в Алгоритмы и процессоры цифровой обработки сигналов Проиллюстрцрусм сказанное на примере процессора С54.
Дсчнныи процессор использует В (цпн. назначение которых приведено в табл. 2.6. Как уже было отмечено выше, в блоках типа ПАКАМ два обрашсния происходят в разных половинах такта работы ЦПУ. В табл. 2.6 отмечено, на какой половине такта используется та ичи иная шина процессора. Таблица 2.а. Шины и выполняемые операции процессора ТМ$320С54 Конвейер процессора имеет шесть этапов. приведенных на рис. 2.25, а. При выпочиении команды Ийо 'йя2, айвз,й А й + (ейл2) а (айлз) -> й производится выборка двух сомножителей из ячеек памяти, указанных во вспомогате;)ьных регистра йв2 и йаз, их перел(поженив и сложение с содеРжих(ым аккУмУлнтоРа. Если сох(ножптели Располохпсны в паматн типа ПАКАМ.
они выбираются одноврелтснно по шинам данных (ЗВ и СВ и т»к как эти шины использ)ют лля обра)ценна разные половины цикла работы ЦПУ. то коифчикта конвейера не происходи~. Этапы конвейера, на которих выполняется обрашение к памяти, приведены на рис. 2.25, с б Есчи бы со множители располагались в памяти типа БАКАМ. обрашснпе к памяти ьч» выбора второго сомиожитсчн потребовало бы ешс одного цикла. Пусть иеобло шмо последовательно выполнить команды Вт й, 'йл1 (й) -'> (айя1) сохранение в памяти ЬО *ййз В ('йатз) -> В загрузка из гимяти В оответ твин с первои командой содержимое аккумулятора й загружаетс» с с 1, а втоР"' в ячейку.
алрес которой указан в вспомогательном регистре йн1, а командой содержимое ячейки памяти, адрес которой указан в регистре йв ' загр ужается в аккумулятор и. На рис. 2.25, в приведено распределение сложа рашеиий к пал(яти по этапам выполнения команды и взаимное распо. (ени этих операций. Операции записи в память и чтения из пв ° шеи()г мяти этих двух команд оказались совмешены во времени. Если обрашс Глазе 2 Ау»Антек)трз цифровых п цессоров об) аб и „„ет к памяти типа ПАКАМ.
![](https://s.studizba.com/z.php?f=/templates/si/i/noavatar.png&w=100&h=100&t=1"){kind=avatar}
