Солонина А., Улахович Д. Алгоритмы и процессоры цифровой обработки сигналов (2002) (1095891), страница 19
Текст из файла (страница 19)
в которых олин из сомножителей является об5цим: иле дпп1, 5завг, Ас1; перемнсзпение ссынсиьзтзпей, зыбнрпеьых ; нз ячеек ПД с адресами с(пв1 н дпвг, произведение схппдызается с содерзнмым аккУмулятора АС1 н результат поиящпется туда же 11 ндс с1пвз, сьпаг, Ас2 г параллельное перемножение ссынознтепей, зыбнраеьых нз ячеек цд с адресами сЬпаз н двяг, произведение схпппынаятся с сопержиьь5м аикуыуяятсра АС2 Н РЕЗУПЬтят ПС54ЕППЕтея туда ип Действия. выполняемые приведенными двумя параллельнь(ми кома5аам(ь условно можно записать также в алгебраической форме слсдуюшил5 Образом: (АСЗ)=(АСц+(а зю*(а пг) !! (АС2)-(АС2) + (бпвз) * (с)вп2) Выражение в скобках означает содержилюе соответствующего Регистра и (ЧИ 55з5СЙКИ Паыптц.
К выполнению подобных параллелы5ых команл с общим сомножитепс .печ люжно свести многие алгоритмы (15!. Процессоры 08Р46ххх фирмы ~исег(( Процессор 05Р16410 имеет внутри кр55сталла лна я(ра. Упрощенная функциональная схема вычислительного мочуля ядра приведена на рис. 2.18. Процессор является 16-разрядным с фиксированной точкой. Каждое ялро имеет локальную память с двумя портами Х и У, т. е. чве разлечьные памяти данных Х и У. За опии такт через две 32-разрялныс шины можно осуществлять 2 выборки двоииых (32-разрялных) слов, два умножения и два накопления результатов ум5южения.
За один такт вычисзитечьныи модуль может выполнить действия, отображенные следующей С-подоб55ой коланлой (сл(. "(ЗзР Ргоселвог оуе5гу(евз" па сайте ввчг.Ы(1.сози): П45РО а1=а5+Р1 РО=Х)5" У1 Р1=Х1-УЬ Х *РСО++ У= Г14 Л Эти лсйсгвия заключаются в следующем. В АЛУ и сул555аторс/выч5(тателе иро55звочятся сложения со(ержимого регистров аккумуляторов Ая и рсгист!5ов произведения РО и р1: з45РО а1=пз+р1 йыо ра55ные мучьтиплексором из памяти 32-разрядные двойные слою челятся ркп Рслслителем каждое на две части хц, х1 И УЬ, у1 соотвегстве55550. ПОЛУченныс чет четыре счова передаются в умножитсли в качестве сомножителей, ироизвс- 15'5ИП( 5 записывщотся в ре5 истры РО и р! в качестве ново5о содсрм,и мого: хи*у1 р1 х1*уи Подготавл (вливаются адреса лля выбора в счедующем такте новых операцлов 5)З ПаМзти; х ° "рсочл .,1+, "рог(ессо (сссоре 0БР16ллх реализуется метод, которыя назыпа5от 5! М(З (з(пй)е пз(г(5с(10 боп Ми!ВР1е (За(55).
в соответствии с которым олноп команлой выпол- И5З 90 ШДПЙ тти321ЯЕБЯ разряда Алгоритмы и процессоры цифровой обработки сигналов няются действа над различными данными (данные расшепляются ддя раз- ных действий). Рис. 2.19. вычислительный блок ядра процессоре !ЗА 16ххх Процессор может выполнить одновременно два умножения с накоплениеа! без ограничения на наличие обших сомножителей (как в ТМ532ОС55х). Глава 2 Архитектура цифровых процессоров обработки сигналов Процессор А08Р-2116х фирмы АО! (у!етод обработки данных 51М0 (Япя(с )птишсбоп Мц!пр!е 0ша) в чистом виде реализуется в процессоре АКР-21!бл фирмы А01. Функциональная схема вычислительного узла этого процессора приведена на рис. 2.!9. Рис.
2.19. с. 2.19. Функциональнал схема вычислительного узла процессора АОЯР-2116 !числите-зьныи Узел процессора состоит из двух полн~~~~~ „, '"" литедьных ьзодудей ВМ Х и ВМ У. которые идентичны вычисзнтельИом) модулю процессора АОКР-210бх (эти процессоры совместимы на Уровне команд). Процессор может работать в режилзах $1$0 (Бйщ1е )пвццсбоп 5!пя!е 0ага) и ЯМ0. В режиме ЯК0 используется только модуль Х. в таком режиме работают процессоры АОБР-2!Обх.
В режиме Б! М0 применяютс тся оба вычислительных мочуля, и они в этом случае выполняют одну и у ту же команду, однако данные, поступающие в модули по шипам данных в со сопоставимые регистры, различны. Данные выбираются из памяти двойиымн ст ловами и передаются по ваннам с удвоенной разрядностью 054 раз я а) Т р д ). Таким образом„процессор поддерживает обмен регистров вы'шел нтел ь ни х людулеи одинарными словами ио 32 разряда и двойными словами по 64 разряда. Процессо ор использует различные форматы данных: (3 с п-чаваюшей точкой одинарной точности (32 разряда); с плаваю шеи точкой увеличенной точности (40 разрядов); с пдаваюшей точкой с коротким словом (16 разрядов); (3 сфи ч"иксированной точкой (16 разрядов); ф ксярованноп точкой с двойным словом (32 разряда). Г«т«горитми и процессоры цифровой обрзбоп«и сигналов В зависимости от форл«ага данных и режима работы по шинам данных передаются опера«шы различной лч«шы — 16/32/40/64 разряда.
При этом процессор ««спользует лостаточно счож««у«о органнзаш«в памяти и распрелслеиия паииых в ней. Внутренняя измять процсссора поллсрживзет двойной поступ за очин такт при перссычкал "па«иль «-«регистр". В режиме 5!МО из виутрсииеи ПП и ПД можно прочитать два слова по 64 разряда. Вычисли голы«ый люпучь состоит из регистрового файча, имеющего и«естиалцать 40-разряш«ых регистров. АЛУ, спвигателя (не показанного иа рис. 2.19) и устройства МАС. Модуль МАС вкпб«очает ул«««о«л««тель, сумматор/вычитазсль (дхя чисеч с Фиксированной точкой) и регистр резудьтага МК.
Он может выполнять оиерзш«и умножения чисел с плававшей точкои, операции умножения/накопления чисел с фиксированной то «кой в различных форматах. В модулях ВМ могут выполшпься ли«огофункционадьиые в параллечьные операш«и с умножением (в МАС), операциюш в АЛУ и передачей данных "память «-«регистры", "реп«стр Л1К с-э регистры". При использовании представления с ФТ в кажлом вычислительном модуле л«ожно выполнить за один такт операции типа ИЗ вЂ” Из+ах*ду Ол« -> Дх Рл« -> РУ гпе дх, ду — регистры регистрового Файла. Параллельно с выполнением операшш умножения с накоплением произвош«тся перемещение новых лш шых из палшти ланных а«л и памяти программ Рз~.
В режиме 51 Л(О иопоб««ая операция производится очноврсмеиио в явах мопуляа. и число операций удваивается (по сравнсшио, нзприл«ср, с АО5Р- 2!Обх). При этом из памяти выбираются лвойные слова н передаются в обз модуля по шинам ланиых "шириной" в 64 разряда. Выводы Таким образом, во всех процессорах улучшенной стандарпюй арлитектуры зз счет упвое«и«я ко««««чест«л«вычисл««тел«««ыч модулей и количества (или увеличения разрядности) шнн передачи Панных достигае«ся узечичение лол««честза одновременно выпочнясмых операций и увеличение ироиззолитсльиос««« процессора.
Все они могут произвопить по пвух операции умножения с излоп чениеч за опии тзлт. Однако при этом суп«ественно усложняется зрлитекта рз н система ломанд процессора за счет появления многофункшюнзльиыа «« комбинированных кол«а««л Для того чтобы писать эффслг««««ные програл«л«ы нз асссл«блсре. необходимо "хорошее" знание арв«телтуры и системы команд процессора. Зто в условиях тсложнс««««я системы становится более затрудни" телы«ым. С пругой стороны полобиая архитектура является недружественной лля компиляторов языков высокого уровня (языка С). Как уже отмечалось выше, компиляторы эффективно используют только простые кол«вилы. характерные лля архител«ур типа К15С (см. "Со«««рйегый«)еп«йу Агсйй«есщгса «ог О51' на сайте «лат«к.акр.соа«, (21)). Глава в пр" иш"тури цифровых процессоров обработки ситнзлоа 2.4.3.
Процессоры ЦПОС с архитектурой уиа 93 ПРоцессоры ТМ8320СВххх ф««рм««Т! и !996 !996 г парве««в««веч «и«ры««ол процес«ор с чрвцскерой Ч( 19«« 15320С62хл, -хл, ««релчож««в д:ш архитектуры процессоров этого семейства термин Че!ол!Т), .", у юшоизльиая елена операционных модулей ЦП> процессоРошеицая ф и . вТМс ч 53 ОСбахч ««р««алдена на рис. 2?О. ЦПУ имс„„е восемь операционных модулей 1, 5, М.
О. !«азб«««ыл на две иденил"е группы— 'Р. — ! и 2. Модули выпал«шюг команды типа "реп«стр, репктр — « Рсгист «" ! . сточ«и«кало«операилов и почучателями результатов являются Кз„>же отмечалось. возможным способом повышения п!юиз«юлнгсльиосги является увеличение количества колыил, выполияемыа ошовремсино. По,обный метод реализован в процессорах с арлителтурой Ч(.1>Ч (Че«у 1о««з )пга«испопз %от«), очень длинное счово команды). Зтот способ построения )(ПОС называют также М««1«)-!лзие Ашы«есшгел (миогокрагные команды в парзллельиол«реж««л«е)[3). Подобные процессоры исполыуют упрошениув систему команд (араитектурз К15С (21)).
кажлая из которыл опрс«еляет ел«шствсиную операш«ю. Несколько простых команд выполняются парал «ельне (очиоврсмсиио) в независимых опсраш«онных молулял. Общая команда процессора «)юрл«««руетс««как большая супсркомаича — «ыбор (пакет) команд для отде «ьных молулей и, соответственно, имеет большую дв«ну. Арлитектура предполагает использование регис«ровых Файтоз большого размера лля хране«иш операндов и резульгатов работы всех операшюнных мочулей.
При этом иримеия«отея кол«аиды типа "регистр. регистр — э регис«р", ««зл«ять-+ регистр" "регистр — «память". Колаишз типа "репютр, рспштр — «регистр" означает. что ишочииком двух операнлов являются регистры, и резульгат операции помещается и регистр. Длинные слова предполагают также сущеспюваиие многоразрядных шин передачи данных и слов комзиды. Исиочьзование простой системы кома«ш позволяет разрабатывать эффективные лолшиляторы иро«рамы на языке С и эффективные оптимизаторы (гя. розг). 9.б2 В рсзечьтате люжио получить испол«шемые прогрзл«мы высокого качества при исиочьзозашш лля написаши«исходных программ языкз высокого уровня.
К недостаткам ЦПОС с архитектурой Ч) 1% следует отнести болыиие объемы паня ° .шти. трсбуел«о««для записи программы с дл«шными комаичами, и нера««««о««аль««ое использование этои памяти. Рассмот «л грим реализашио лзиной араитектуры на примере конкретных процессоров. ЬООР: АОО АОО !) ИРХНЬ !) ИРУЬН ытв ЫИ !во1 )) !ВО) .Ы АО,АЗ,АО .12 ВЗ,В),Ш .И1Х А2,В2,АЗ .ИЗХ АЗ,ВЗ,В7 .Оа "Ва++,В2 .О1 *А7 —,А2 АОО .52 -1,ВО,ВО В .З1 ЬООР до+АЗ -> АО В1+В7 -> В1 ; А2[Н)хВ2!Ь) -> АЗ г А2 !Ь) *В2 !Н) -> В7 Оеевуеяоту -> В2 Оеееиевоту -> А2 : ВО-1 -> ВО условный переход (адрес) (адрес) Алгоритмы и процессоры цифровой обработки сигналов два набора 32-разрялных регистров А и В соответственно лля операционных модулей группы ! и 2.
![](https://s.studizba.com/z.php?f=/templates/si/i/noavatar.png&w=100&h=100&t=1"){kind=avatar}
