Занятие №4 (ВчУ) (1039406), страница 6

Просмтор этого файла доступен только зарегистрированным пользователям. Но у нас супер быстрая регистрация: достаточно только электронной почты!

Текст из файла (страница 6)

Схема поразрядного сравнения, размещенная в ТЭЗе ЛУС-0-032, выполняет поразрядную конъюнкцию каждого разряда РЗ с соответствующим ему разрядом РМ. Схема имеет 16 выходов (0…15р РМ/РЗ), которые заводятся в 3, 4 байты ВР.

Схема сборки (ТЭЗ ЛУС-О-О32) осуществляет поразрядное сравнение содержимого РЗ и РМ с последующим объединением незамаскированных заявок. При наличии хотя бы одной незамаскированной заявки на РЗ на выходе схемы сборки будет единичный сигнал.

Рис. 13. Функциональная схема прерывания программ.

Схема формирования сигнала необходимости авторазрыва , конструктивно размещенная в ТЭЗе ЛУС-0-032, вырабатывает сигнал Подм.АВР при наличии незамаскированных заявок на РЗ, если текущая команда не относится к классу команд, требующих индексирования следующей команды (ДШЗ, ИЗА, ЗНПИ) и команд выполняемого перехода.

Работа схемы прерывания происходит следующим образом. Сигнал заявки на прерывание принимается и устанавливается на регистре заявок. При наличии единицы в соответствующем разряде регистра масок сигнал заявки поступает со схемы сборки на вход схемы формирования сигнала подмены при авторазрыве. Если команды, выполняемые в данный момент, не являются командами ДШЗ, ИЗА, ЗНПИ и выполняемого перехода, то сигнал подмены вызывает подмену адреса следующей команды на адрес команды ЭКСТРАКОД (ЭК), являющейся начальным адресом подпрограммы анализа авторазрыва. Факт осуществления прерывания фиксируется в 7-ом разряде ССП, который сбрасывает сигнал Подм. АВР, а схему выработки этого сигнала устанавливает в заблокированное состояние, предотвращая тем самым возможность прерывания в прерывании.

Команда ЭКСТРАКОД (ЭК), вызванная к исполнению, запоминает по адресу А1 прерванное словосостояние процессора и передает управление команде ДШЗ, размещенной по второму адресу (А2). Команда ДШЗ определяет номер самой старшей заявки и по следующей за ней команде БПЯ управление передается на начальный адрес программы обслуживающей данную заявку. По окончании выполнения вклинивающейся программы на РЗ сбрасывается заявка, вызвавшая прерывание команды ИЗ, и управление передается по ячейке, в которую было записано прерванное словосостояние. В седьмом разряде этой ячейки записана единица и при восстановлении регистра словосостояния процессора схема прерывания программ разблокируется.

3.9. Схема взаимодействия с ПОУ (Сх В ПОУ).

Схема взаимодействия с ПОУ (Сх ПОУ) представленная на рис. 14 предназначена для:

• приема информации с ПОУ и передачи ее в СВ;

• формирования управляющих импульсов;

• и
  ндикации основных регистров ВчУ.

Рис. 14. Схема взаимодействия с ПОУ

Для решения этих задач схема взаимодействия с ПОУ состоит из:

• схемы приема информации;

• схемы формирования контрольных разрядов;

• схемы сравнения и анализа;

• схемы формирования управляющих импульсов;

• схемы управления индикацией.

Схема приема информации производит прием информации из ПОУ через 52 RС цепочки и инверторы на микросхемах 1ЛБ333.

RС цепочки используются для сглаживания пульсаций сигналов, поступающих с ПОУ.

Инверторы предназначены для получения сигналов заданной полярности. Высокий уровень потенциалов, поступающих с ПОУ, соответствует нажатому положению клавиши, низкий уровень — отжатому положению клавиши. Часть потенциалов, пройдя RC цепочки и инверторы, поступает в различные схемы и узлы ВчУ.

К ним относятся:

• потенциалы 32-разрядного клавишного регистра ИНФОРМАЦИОННОЕ ПОЛЕ;

• потенциалы 4-разрядного клавишного регистра АДРЕС ОР, на РР1;

• потенциал клавиша ОСТ, называемый ОСТ1, поступает в УУ ВчУ и осуществляет останов ВчУ;

• потенциал клавиша НУ, производящий установку в исходное состояние основных регистров устройства СВ; на ВР, ССП, РР1, Схему прерывания программ, в УУ ВчУ;

• потенциал клавиша АВТОМ в УУ ВчУ.

Потенциалы 32-разрядного клавишного регистра ИНФОРМАЦИОННОЕ ПОЛЕ поступают на вход оперативных регистров ВчУ и на схему формирования контрольных разрядов.

Кроме того, 2,3, и 4 байты клавишного регистра ИНФОРМАЦИОННОЕ ПОЛЕ поступают на регистр ССП для занесения адреса пуска программы.

12-31 разряды этого регистра поступают на схему сравнения и анализа для формирования останова или авторазрыва по заданному номеру команды, по чтению из заданной ячейки или по записи в заданную ячейку.

Высокий уровень выше перечисленных потенциалов (кроме потенциала АВТОМ) соответствует нажатому положению клавиши, низкий уровень — отжатому положению клавиши.

Потенциал клавиша АТОМ поступает в УУ ВчУ и обеспечивает автоматический или одно-командный режим работы ВчУ. Высокий уровень потенциала соответствует нажатому положению клавиши, низкий — отжатому.

Остальные потенциалы поступают на схему управления индикацией.

Схема формирования контрольных разрядов состоит из четырех сверток по mod 2 на 8 разрядов каждая. Контрольные разряды с выхода сверток поступают вместе с информационными разрядами в ВчУ на ОР, РР1, ССП.

С помощью клавиш, расположенных на ПОУ, можно производить:

останов или прерывание программы по номеру команды;

чтение из ячейки с заданным адресом;

запись в ячейку с заданным адресом.

Сигнал, обеспечивающий прерывание программы, называется авторазрыв — АВР.

Схема сравнения и анализа предназначена для формирования сигналов АВР и ОСТ 2.

С ПОУ на схему сравнения поступают 12-31-й разряды клавишного регистра ИНФОРМАЦИОННОЕ ПОЛЕ. В 12-15-м разрядах этого регистра содержится информация о блоке ЗУ (адрес блока), с которым мы работаем, а в 16-31-м разрядах содержится информация о номере команды, на которой необходимо остановиться (в случае останова или авторазрыва по номеру команды) или же адрес ячейки (в случае останова или авторазрыва по чтению ячейки или записи в ячейку).

Останов или авторазрыв по чтению из ячейки или записи в нее осуществляется в том случае, когда необходимо узнать, какая информация находится в ячейке.

Информация, поступающая с ПОУ на схему сравнения сравнивается с 16-31 разрядами РР1, в которых содержится номер выполняемой команды, и с 4-разрядным адресом блока ЗУ. При совпадении информации сработает система сравнения, и результат сравнения поступает на две микросхемы 133ЛА6. при наличии всех сигналов на входе одной из схем вырабатывается потенциал ОСТ 2 или АВР.

Схема анализа определяет условия, по которым происходит останов или авторазрыв (по номеру команды, по чтению из ячейки, по записи в ячейку).

Схема формирования управляющих импульсов предназначена для выработки управляющих сигналов 9АВР, ОСТ 2, ЗАП ССП, ТР ОПЕР, ЗАП ОР, ПУСК), к которым предъявляются жесткие требования по синхронизации.

Схема управления индикацией предназначена для управления 36 индикаторными лампочками ИСМ-6, 3-20 на ПОУ. Из ВчУ на схему управления индикацией поступает 36 разрядная информация с ОР, ВР, 16-разрядная информация с РР1, 8-разрядная информация с РР2 и первый байт ССП.

Со схемы приема информации поступают три потенциала: ИНДИК ОР, ИНДИК ВР, ИНДИК РР, которые являются управляющими сигналами для индикации информации, поступающей из ВчУ. В положении переключателя индикации ИНДИК ВР индицируется 36-разрядный регистр ВР. В положении переключателя индикации ИНДИК ОР индицируется 36-разрядный оперативный регистр. В положении переключателя индикации ИНДИК РР в первом байте регистра индикации индицируется первый байт регистра ССП, во втором байте — индицируется содержимое РР2, а в третьем и четвертом байтах — индицируется содержимое РР1.

Все сигналы со схемы управления индикацией поступают на ПОУ.

3.10. Сдвигатель.

Комбинационный сдвигатель, применяемый в СВ, предназначен для выполнения арифметического или логического сдвига 16-разрядного числа вправо либо влево на любое число разрядов от 1 до 15 и формирования контрольных разрядов по четности для старшего и младшего байтов результата.

Сдвигатель может работать в 4х режимах, которые задаются кодовой комбинацией сигналов: АРИФМЕТИЧЕСКИЙ – ЛОГИЧЕСКИЙ (АР/ЛОГ) и ВПРАВО-ВЛЕВО ПР/Л согласно таблице №5.

Таблица № 5.

Номер режима	Название режима	Входы
		АР/ЛОГ	ПР/ЛОГ
1	Сдвиг влево логический	0	0
2	Сдвиг вправо логический	0	1
3	Сдвиг влево арифметический	1	0
4	Сдвиг вправо арифметический	1	1

В первом режиме (сдвиг влево логический) производится сдвиг информации в сторону старших разрядов. При этом старшие разряды «выдвигаются» за разрядную сетку и теряются. Места освобождаемые младшими разрядами, заполняются нулями.

Во втором режиме (сдвиг вправо логический) производится сдвиг информации в сторону младших разрядов разрядной сетки сдвигателя. При этом младшие разряды выходящие за поле разрядной сетки теряются, а места освобожденные старшими разрядами, заполняются нулями.

Арифметические сдвиги (режим 3 и 4) характерны тем, что при их выполнении значение нулевого (знакового) разряда не изменяется, а сдвигу подлежат оставшиеся разряды. Так при выполнении арифметического сдвига влево (режим 3) информация смещается в сторону старших разрядов разрядной сетки сдвигателя и сдвиг начинается с первого разряда (а не нулевого, как при логическом сдвиге). Места, освобожденные младшими разрядами, заполняются нулями. При выполнении арифметического сдвига вправо (режим 4) «выдвигаются» младшие разряды, а места, освобожденные старшими разрядами, заполняются нулями, если знаковый разряд равен нулю, или единицами, если знаковый разряд равен единице.

Сдвигатель выполнен по трех уровневой схеме. Такая организация сдвигателя позволяет производить сдвиг на число различное число разрядов (от 1 до 15). На первом уровне производится сдвиг информации на 8 разрядов, на втором — на 1, 2 либо 3 разряда, на третьем — на 4 разряда.

В сдвигателе предусмотрена схема формирования контрольных разрядов, формирование которых производится параллельно с самой операцией СДВИГ. Контрольные разряды для каждого байта формируются путем сложения по mod 2 старого контрольного разряда с четностью выдвигаемых и вдвигаемых разрядов каждого байта. Причем, при выполнении арифметических сдвигов неучастие в них 0-го разряда (знакового) учитывается схемой коррекции контрольных разрядов.

Результирующая информация поступает на регистр результата РР1, где производится свертка по mod 2 каждого байта и результаты свертки сравниваются с соответствующими разрядами сформированными в сдвигателе. В случае не сравнения вырабатывается сигнал сбоя соответствующего байта.

4. СТРУКТУРНАЯ СХЕМА ВчУ. УСТРОЙСТВО УПРАВЛЕНИЯ ВчУ.

4.1 Назначение и состав устройства управления.

Устройство управления ВчУ (УУ) служит:

• для выработки необходимых при выполнении команд сигналов микроопераций, обеспечивающих централизованное управление работой всех устройств ВчУ;

• для организации управления обменом ВчУ с ЗУ.

Для УУ выбран ритм функционирования, который называется «ритм переменной синхронизации». Это означает, что каждая МК выполняется за один цикл следования СИ СВ. Но в том случае, если для продолжения микропрограммы требуется результат предыдущих действий, производится мгновенная блокировка всех управляющих схем до тех пор, пока не реализуются ожидаемое условие.

В состав УУ ВчУ входят следующие устройства (Рис. 15):

• шифратор микроопераций (ШМ), предназначенный для выдачи микрокоманд;

• логический блок, предназначенный для выработки адреса следующей микрокоманды;

• схема управления выполнения операций умножения и деления.

УУВчУ организованно как многопрограммное управляющее устройство и выполнено на ИМС 133 серии. Каждая микрокоманда, получаемая с вывода ШМ, выполняет следующие функции, указывая:

• выполняемые микрооперации;

• следующую микрокоманду с помощью задания адреса выхода из выполняемой микрокоманды.

В слове микрокоманды имеются две зоны соответствующие этим двум функциям: зона микроопераций и зона адреса выхода из выполняемой микрокоманды.

Адрес следующей микрокоманды формируется на основании анализа кода операции, получаемого из ВР, адреса выхода из выполняемой микрокоманды, вырабатываемого ШМ и ряда условий, вырабатываемых логическим блоком УУ.

Рис. 15. Структурная схема УУ.

4.2 Логический блок УУ

Характеристики

Список файлов учебной работы