Занятие №4 (ВчУ) (1039378), страница 7

Просмтор этого файла доступен только зарегистрированным пользователям. Но у нас супер быстрая регистрация: достаточно только электронной почты!

Текст из файла (страница 7)

4. СТРУКТУРНАЯ СХЕМА ВчУ. УСТРОЙСТВО УПРАВЛЕНИЯ ВчУ.

4.1 Назначение и состав устройства управления.

Устройство управления ВчУ (УУ) служит:

• для выработки необходимых при выполнении команд сигналов микроопераций, обеспечивающих централизованное управление работой всех устройств ВчУ;

• для организации управления обменом ВчУ с ЗУ.

Для УУ выбран ритм функционирования, который называется «ритм переменной синхронизации». Это означает, что каждая МК выполняется за один цикл следования СИ СВ. Но в том случае, если для продолжения микропрограммы требуется результат предыдущих действий, производится мгновенная блокировка всех управляющих схем до тех пор, пока не реализуются ожидаемое условие.

В состав УУ ВчУ входят следующие устройства (Рис. 15):

• шифратор микроопераций (ШМ), предназначенный для выдачи микрокоманд;

• логический блок, предназначенный для выработки адреса следующей микрокоманды;

• схема управления выполнения операций умножения и деления.

УУВчУ организованно как многопрограммное управляющее устройство и выполнено на ИМС 133 серии. Каждая микрокоманда, получаемая с вывода ШМ, выполняет следующие функции, указывая:

• выполняемые микрооперации;

• следующую микрокоманду с помощью задания адреса выхода из выполняемой микрокоманды.

В слове микрокоманды имеются две зоны соответствующие этим двум функциям: зона микроопераций и зона адреса выхода из выполняемой микрокоманды.

Адрес следующей микрокоманды формируется на основании анализа кода операции, получаемого из ВР, адреса выхода из выполняемой микрокоманды, вырабатываемого ШМ и ряда условий, вырабатываемых логическим блоком УУ.

Рис. 15. Структурная схема УУ.

4.2 Логический блок УУ

В состав логического блока УУ входят:

• два 5р регистра кода операции (РКОП 1 и РКОП 2);

• три дешифратора кода операции (Дш КОП 1,2,3);

• два 4-разрядных регистра адреса микрокоманд (РАМ 1 и РАМ 1);

• схема вы33работки условий перехода;

• два дешифратора адреса микрокоманд (Дш АМ1 и Дш АМ1);

• схема выработки адреса опроса микрокоманды (модификатор);

а) Регистр кода операции– предназначен для приёма кода операции из ВР (0-4 разряды), хранения и выдачи его в ДШ КОП.

б) Регистр адреса микрокоманды – предназначен для приёма адреса выхода из выполняемой микрокоманды из ШМ, хранения и выдачи его в ДШ АМ.

Информация из Дш КОП и Дш АМ поступает затем в модификатор, где происходит выработка адреса опроса микрокоманд в позиционном коде.

С выхода Дш АМ получаем сигналы А0; А1; А2; А4; А5; А6; А8; А9; А10; А12; А13; А14, соответствующие кодам, указанным цифрой (А10=0р РАМ*1р РАМ*2р РАМ* 3р РАМ)

в) Схема выработки условий перехода (ВУП) – для формирования признаков, управляющих выборной микрокоманды из шифратора микрокоманд.

ВУП состоит из:

1. Схемы анализа кода конфигурации числа, получаемого из 5,6,7-го разрядов ВР.

Производит анализ КфЧ на 0 и на 4.

Анализ на 0 необходим при выполнении команд загрузки ОР и РгВчУ для выделения команды ЗОР Анализ КФЧ=4 необходим при выполнении арифметических и логических команд для определения второго операнда:

• при КфЧ=4 вторым операндом является код Ас.

• при КфЧ неравном 4 вторым операндом является содержимое А2.

Конструктивно схема анализа кода конфигурации числа выполнена в ТЭЗЕ ЛУС-2-084.

2. Схемы анализа кода индексации числа получаемого из 8-10р ВР.

Анализ кода индексации на 0 дает возможность определить необходимость выполнения индексации адреса А’2 содержимым одного из индексных регистров.

Конструктивно схема анализа кода индексации числа выполнена в ТЭЗЕ ЛУС-2-084.

3. Схемы формирования признака изменения адреса команды, следующей за командами: изменения адреса следующей команды (ИЗА) , дешифрация заявки (ДШЗ), запись номера процессора с установкой признака изменения адреса (ЗНПИ), предназначенный для выработки сигнала снимающего блокировку (разрешает формирование АЭК и формирует ПРИЗА, поступающий в модификатор)

А=А’2+И+И ИЗА*ПРИЗА

Адрес команды, следующей за командами ИЗА, ДШЗ и ЗНПИ, изменяется на:

а) содержимое ячейки памяти, выбранной по исполнительному адресу А2 команды ИЗА, записанное в ОР с адресом А1 команды ИЗА;

б) удвоенный порядок нормализации содержимого либо ячейки памяти выбираемой по А2 команды ДШЗ, либо <РМ/3>, записанного в ОР с адресом А1 команды ДШЗ;

в) Номер процессора, запаянный на разъеме стойки П и записанный в ОР по А1 команды ЗНПИ.

Конструктивно схема формирования признака изменения адреса выполнена в ТЭЗЕ ЛУС-2-084

4. Схемы выработки признака выполняемого перехода по командам условной и безусловной передачи управления по адресу и по ячейке.

При выполнении команд условной (УПА,УПЯ) и безусловной передачи управления но адресу и по ячейке (БПА,БПЯ) осуществление перехода или сохранение естественного хода программы зависит от кода конфигурации числа (5,6,7р. команды), признака перехода Пр, записанного в 11р. команды (рис. 2, в, г), признаков ,₁,₂,₃, хранящихся в регистре ССП и признака d, поступающего из нормализатора. По Кфч осуществляется выбор того или иного признака (Кфч=1 соответствует признаку , Кфч=2 соответствует признаку₁,Кфч=3 соответствует признаку ₂, Кфч=4 соответствует признаку₃, Кфч=5 соответствует признаку d) или указывается безусловная передача управления в случае выполнения БПА,БПЯ (Кфч=0) и безусловный останов по адресу (БОСТА), безусловный останов по ячейке (БОСТЯ) (Кфч=5). При выполнении условной передачи управления по одному из признаков, выбранный признак сравнивается с признаком перехода Пр, указанным в коде команды, и при их совпадении выполняется переход. В противном случае управление передается следующей команде.

Таким образом, схема выработки признака выполняемого перехода по командам условной и безусловной передачи управления по адресу и по ячейке представляет собой комбинационную схему принимающую Кфч из РКф3, признаки ,₁,₂,₃ из, соответственно, 0,1,2,3р ССП, признак d из нормализатора, признак перехода Пр из 11р ВР и реализующую следующую формулу:

В П:=КфЧ=0 vКфч=5 v Кфч=1* (Пр +) v Кфч=2*(Пр +₁) v Кфч=3*(Пр +₂) vКфч=4*(Пр +₂)vКфч=6(Пр + d)

Информация с выхода этой схемы поступает в модификатор.

Конструктивно схема выработки сигнала ВП расположена в ТЭЗе ЛУС-2-080

5. Схемы выработки признака выполняемого перехода по команде условная передача управления по одноразрядному признаку (ВП УППР)

Выбор одноразрядного признака, совпадение которого с Пр2, указанным в коде команды УППР (рис.2, б), влечет за собой выполнение перехода по адресу, осуществляется с помощью:

• адреса А1 (11-15р кода команды), указывающего номер оперативного регистра;

• Пр1 (5р кода команды), при равенстве которого «0»

• Пр2 сравнивается с одним из информационных разрядов, а при равенстве его «1» с одним из контрольных разрядов ОР выбранного по А;

• номера разряда №р (7-10р кода команды), указывающего разряд, сравниваемый с Пр2. В случае перехода по контрольному разряду старшего байта -№р.=0001, младшего байта -№р.=0010, а при переходе по признаку, равному сумме контрольных разрядов младшего и старшего байтов по mod2, №р.=0100

Конструктивно схема выработки признака выполняемого перехода по команде УППР выполнена в ТЭЗ- е ЛУС-2-080

6. Схемы анализа обращения к общему полю ЗУ (ЗУч, ОРч, Зук, Орк) предназначена для выработки и выдачи в модификатор признаков обращения к ЗУ или подменяющем его ОР.

Конструктивно схема анализа обращения к общему полю ЗУ выполнена в ТЭЗах ЛУС-2-058 и ЛУС-2-083.

7. Схемы приостанова работы УУ. Предназначена для выработки сигналов осуществляющих блокировку работы УУ, обеспечивающих реализацию «ритма» переменной синхронизации. Каждая микрокоманда выполняется за один такт синхроимпульсов и после выполнения безусловно ставит на регистры адреса микрокоманд адрес выхода из выполняемой микрокоманды. Сразу же после этого модификатором из информации, поступающей с ДшКОП, ДшАМ и со схемы выработки условий переходов, осуществляется выбор следующей микрокоманды. В тех же случаях когда для продолжения микропрограмм требуются результаты предыдущих действий происходит мгновенная блокировка УУ до тех пор пока не реализуется ожидаемое условие.

Блокировка УУ происходит сразу же после приема адреса выхода из выполняемой микрокоманды на РАМ1 и РАМ2. Таким образом разблокировка начинается с выработки модификатором опроса ШМ и выполнения выбранной микрокоманды.

Конструктивно схема приостанова работы УУ выполнена на ТЭЗах ЛУС-2-058, ЛУС-2-059 и ЛУС-2-084.

г) Модификатор предназначен для выработки из информации, поступающей из ДшКОП1(2,3) ДшАМ1(2) схемы выработки условий перехода (ВУП) и сигнала АВР поступающего из схемы ССП, опросов шифратора микроопераций (МО), являющихся адресом микрокоманд в позиционном коде.

Конструктивно модификатор расположен в ТЭЗах ЛУС-2-058, ЛУС-2-059, ЛУС-2-084.

4.3. Шифратор микроопераций

Предназначен для выработки управляющих сигналов (микроопераций), поступающих во все устройства ВчУ и под управлением которых в этих устройствах реализуется выполнение операций , обеспечивающих выполнение команд.

На вход шифратора поступают сигналы отрицательной полярности (опросы мк), которые вырабатываются в модификаторе и в схеме управления выполнением операций «умножение» и «деление», т. е. Микрооперация (МО) — функция от опросов микрокоманды (МК). В шифраторе вырабатывается 51 МО.

4.4 Схема управления выполнением операций «умножения» и «деления».

Схема управления выполнением операций умножения и деления предназначена для:

• формирования сигналов опросов ШМ (Х1,Х2,Х4);

• формирования управляющих сигналов;

• коррекции контрольных разрядов промежуточных результатов при пересылке их со сдвигом на один разряд вправо или влево с РР1 в 1,2 байты ВР;

• формирования знакового и информационных разрядов частного в последовательном коде.

Так как в ВчУ производится работа с числами, представленными в дополнительном коде, для выполнения операций умножения и деления приняты следующие алгоритмы.

В ходе умножения множитель преобразуется в форму записи «-1», «0», «+1». Соответственно, либо производится вычитание множимого из суммы частичных произведений, либо не производится ни сложения, ни вычитания, либо множимое добавляется к сумме частичных произведений. При этом правило преобразования выглядит так:

• если данная цифра не преобразованного множителя совпадает с соседней справа его цифрой, то цифра преобразованного множителя есть «0»;

• если данная цифра не преобразованного множителя есть «0», а соседняя справа его цифра есть «1» , то соответствующая цифра преобразованного множителя есть «1»;

• если данная цифра не преобразованного множителя есть «1», а соседняя справа его цифра есть «0», то соответствующая цифра преобразованного множителя есть «-1».

Правила выполнения деления при использовании чисел, представленных в дополнительном коде, заключаются в следующем:

• сравнить знаки делимого и делителя; если они одинаковы то вписать в знак частного «+», если различны- «-»; произвести в первом случае вычитание делителя из делимого, во втором –добавление делителя к делимому; если знак результата не совпадает со знаком делителя, то старшая значащая цифра частного есть нуль, в противном случае -единица (первая значащая цифра является знаковым разрядом) полученный результат в любом случае представляет собой первый остаток;

• удвоить предыдущий остаток;

• если знак предыдущего остатка не совпадает со знаком делителя, то добавить делитель, если совпадает -вычесть делитель; при этом образуется очередной остаток, знак которого определяет очередную цифру частного по правилам, описанным выше;

Этот процесс повторяется до тех пор, пока не будут получены все разряды частного.

В соответствии с выше описанными алгоритмами ресурсы ВчУ при выполнении операций умножения и деления распределяются следующим образом:

• множимое хранится в ОР по адресу А1, содержащемуся в коде команды; множитель, полученный из ЗУ по А1₂ на ВР записывается после конфигурирования на Кфч2 на РРЗ, где осуществляется его сдвиг на каждом такте синхроимпульсов на один разряд в сторону младших разрядов; сумма частичных произведений из комбинационного сумматора поступает на РР1, откуда со сдвигом на один разряд вправо переписывается в 1,2-й байты ВР (знаковый разряд ВР заполняется при этом старшим разрядом РР1);

• делитель хранится в ОР по адресу А1, содержащемуся в коде команды; делимое , полученное из ЗУ по А1₂, принимается на ВР, откуда после конфигурирования на Кфч2 посылается в комбинационный сумматор для получения первого остатка; остаток из комбинационного сумматора принимается на РР1, откуда со сдвигом на один разряд влево переписывается в 1,2-й байты ВР; частное формируется схемой управления выполнением операций умножения и деления и в последовательном коде записывается, начиная со старших разрядов в РРЗ.

При выполнении операции умножения множитель сдвигается в сторону младших разрядов (вправо), а при выполнении операций деления частное сдвигается в сторону старших разрядов (влево). Так как в РРЗ возможен сдвиг информации только в одну сторону , при пересылке множителя из Кфч2 на РРЗ осуществляется косая пересылка: старшие разряды множителя попадают в младшие разряды РРЗ, а младшие разряды – в старшие.

Характеристики

Список файлов учебной работы