Занятие №4 (ВчУ) (Раздаточные материалы), страница 4

Схема управления записью в ОР предназначена для:

• управления записью в оперативные регистры (ОР) ВчУ;

• конфигурирования информации, считанной из памяти по командам пересылок (П1 и П3).

Структурная схема управления записью в ОР представлена на рис 6. И состоит из следующих узлов:

• 3-х разрядного регистра конфигуратора записи (Р Кф З);

• триггера признака полуслова (Т₂);

• регистра признака записи (Р Пр З);

• коммутатора выработки сигналов приема информации с входного регистра (ВР) на оперативный регистр (ОР);

• схемы выработки сигналов Зп 1б – Зп 4б (0б – 3б);

• схемы выработки сигналов управления записью информации в ОР с ПОУ СВ, регистров результатов (РР1, РР2, РР3), регистра словосостояния процессора (ССП); 3,4 б ОР = 1,2 б ОР и номера процессора (№ Пр), запаянного на входном разъеме.

Схема управления записью в ОР собрана на ТЭЗе ЛУС-2-018.

3-х разрядный регистр конфигуратора записи (Р Кф3) предназначен для приема кода конфигурации из входного регистра (ВР) и хранения его на время конфигурирования информации, считанной из ЗУ. Кроме того, он является буферным регистром, запоминающим код конфигурации команды.

На Р Кф З поступает признак конфигурации (5-7 разряды кода команды с ВР) по СИ4, сигнал установки кода 100 (УСТ 100) со схемы управления ВчУ по СИ1.

Признак полуслова (31 разряд РР1-₂) поступает на триггер признака полуслова Т(₂) по СИ4.

Установка кода конфигурации 100 по сигналу со схемы управления ВчУ нужна при работе команды ЭКСТРАКОД, когда содержимое регистра ССП записывается в блок ЗУ.

Конфигурирование информации при записи в ОР и ЗУ осуществляется коммутатором выработки управляющих сигналов.

На коммутатор поступают:

• код конфигурации (5-7 разряды с ВР);

• признак полуслова ₂ (младший разряд адреса А2);

• признак полуслова ₁ (младший разряд адреса А1, поступающего с главного регистра адреса ОР);

• признак ВР (Пр ВР).

Коммутатор вырабатывает шестнадцать управляющих сигналов записи информации из ЗУ в ОР:

1 байт —> 1 байт; 2 байт —> 1 байт; 3 байт —> 1 байт; 4 байт —> 1байт;

1 байт —> 2 байт; 2 байт —> 2 байт; 3 байт —> 2 байт; 4 байт —> 2байт;

1 байт —> 3 байт; 2 байт —> 3 байт; 3 байт —> 3 байт; 4 байт —> 3 байт;

1 байт —> 4 байт; 2 байт —> 4 байт; 3 байт —> 4 байт; 4 байт —> 4 байт;

Управляющие сигналы указывают номер байта информации, пересылаемой из ЗУ на место определенного номера байта в ОР.

Такую пересылку обеспечивает трехразрядный код конфигурации.

Старшее (1, 2 байт) или младшее (3, 4 байт) полуслово, пересылаемое из ЗУ, определяется знаком полуслова ₂. При ₂=0 пересылается старшее полуслово, при ₂=1 пересылается младшее полуслово информации. Место принимаемого полуслова на ОР из ЗУ аналогично определяется признаком полуслова ₂. В зависимости от кода конфигурации и признака полуслова выполняется та или другая конфигурация.

Виды 6-ти различных конфигураций представлены на рис. 4.

Признаки со схемы управления ВчУ поступают на регистр признаков по СИ1.

Схема управления записью в ОР (Сх У ОР), используя признаки приема информации и признак полуслова ₁, вырабатывает управляющие сигналы приема информации в оперативные регистры (ОР) с РР2, ССП, ПОУ, РР1, РР3, 3,4 байт ОР:=1,2 байт ОР, N Пр. Запись информации в ОР с этих направлений не конфигурируется.

Схема управления записью в ОР (Сх У ОР) вырабатывает следующие сигналы:

1,2 б ОР: = РР3; 3,4 б ОР: = РР3;

1,2 б ОР: = РР1; 3,4 б ОР: = РР1;

1-4 б ОР: = РР2; 1-4 б ОР: = ССП;

1-4 б ОР: = ПОУ; 1-4 б ОР: = 1,2 б ОР,

₁ и ₂ показывают, на какое полуслово ОР посылается информация, а признаки указывают, с каких направлений нужно переписать информацию в ОР.

3.5.2. Оперативные регистры.

Оперативные регистры (ОР) предназначены для:

• хранения результатов действия большинства команд;

• образования индексных регистров и регистров кольцевых зон;

• хранения команд (при отладке аппаратуры с ПОУ);

• хранения одного или двух операндов при выполнении арифметических, логических операций и операций пересылки;

• промежуточного заполнения регистра ССП при выполнении команды ЭКСТРАКОД.

Оперативные регистры уменьшают количество обращений к ЗУ при выполнении программ.

В ВчУ шестнадцать 36-разрядных регистров. Обращение к ним осуществляется по полусловам: четный адрес (А1) указывается на старшее полуслово, нечетный — на младшее полуслово. Признаком полуслова является младший разряд адреса ОР (А2).

За некоторыми регистрами закреплены определенные функции, но в то же время любой из регистров ОР (кроме 16-го) может быть использован как ячейка памяти. Адреса и выполняемые функции регистров сведены в таблице 4.

Таблица 4

Состав оперативных регистров

Обозначение:

И1 – И7 - индексные регистры;

НКР4 – НКР7 - начальные значения индексных регистров кольцевых зон;

КР4 – КР7 - индексные регистры кольцевых зон;

РР ВчУ - рабочий регистр ВчУ (в программах не используется).

Оперативные регистры с регистром адреса ОР, структурная схема которых представлена на рис. 7, который состоит из следующих узлов:

• шестнадцати 36-разрядных регистров, собранных на D – триггерах;

• входного коммутатора;

• выходного коммутатора;

• схемы выработки сигналов записи в ОР;

• б

  РгА ОР

  уферного регистра адреса ОР (БРА); \

• главного регистра адреса ОР (ГРА); /

• дешифратора адреса ОР на шестнадцать выходов.

Оперативные регистры собраны на 12 ТЭЗах ЛУС-О-О17. В каждом ТЭЗе организовано по три разряда от каждого регистра. (рис. 8). Поэтому ОР можно назвать регистровой памятью ВчУ.

За некоторыми регистрами закреплены определенные функции (см. таблицу 3 и 4) — это индексные регистры (И), регистры кольцевых зон (КР), регистр сумматора (), рабочий регистр ВчУ (РВчУ).

В РР ВчУ записывается содержимое ССП при выполнении команды ЭКСТРАКОД.

В
ведение этих регистров в ОР уменьшает оборудование, упрощает управление.

Рис. 7. Структурная схема ОР и регистра адреса ОР.

В ВчУ предусмотрено несколько типов адресации к регистровой памяти. Это адресация с помощью 5 разрядного адреса ОР (А1) в коде команды и с помощью 16-разрядного адреса (А2) в коде команды. По А2 идет обращение как к ЗУ так и к ОР. Если в адресе А2 команды значения разрядов с 16 по 26 равны 0, то это означает, что второй операнд находится в ОР, то есть это признак адресации к ОР.

Рис. 8 Распределение разрядов ОР в ТЭЗ- ах.

По адресу, записанному в 3-разрядном коде индексации (8-10 разряды кода команды) идет обращение к определенным регистрам ОР, которые выполняют функции индексных регистров. В таблице 2 приведены значения признака индексации кода команды.

Регистр адреса ОР имеет два уровня.

Первый уровень — буферный регистр адреса (БРА), на него подается адрес А1 (11-15-й разряды ВР). По А1 идет обращение к ОР за вторым операндом.

Второй уровень — главный регистр адреса (ГРА), на него подается:

• 27-30-й разряды ССП;

• 27-31-й разряды РР1;

• 8-10-й разряды ВР;

• два фиксированных адреса: 01 (Ад ) и 37 (Уст 37).

По адресу, принятому с 27-31-го разрядов РР1, идет обращение в ОР за вторым операндом. По адресу, принятому с 8-10-го разрядов ВР, идет обращение к определенным регистрам ОР, выполняющим функции индексных регистров. По адресу сумматора (Ад=01) идет обращение к ОР, который выполняет функции накапливающего сумматора. По адресу 37 (Уст 37) записывается в ОР и считывается из ОР содержимое регистра ССП при выполнении команды ЭКСТРАКОД (ЭК).

Чтение информации из ОР обеспечивает выходной коммутатор.

Выходной коммутатор представляет собой четыре однобайтовые сборки (ИЛИ), на которые поступает информация с 1 по 4-й байт 16-ти регистров. Подключение информации через коммутатор осуществляется сигналами, вырабатываемыми дешифратором адреса ОР (Дш 16 вых), который работает от главного регистра адреса (ГРА).

При записи информации в ОР участвуют следующие узлы:

• входной коммутатор;

• регистр адреса (БРА и ГРА);

• схема выработки сигналов записи (Зп 1б-3п 4б), расположенная в схеме управления записью в ОР (Сх У ОР).

Входной коммутатор представляет собой четыре однобайтовые сборки (ИЛИ) приема информации с десяти направлений. Клапанирование приема информации осуществляется сигналами записи ОР (Зп 1б- 3п 4б), поступающие со схемы Сх У ОР. Информация на входной коммутатор поступает с ВР, ССП, ПОУ, РР1, РР2, РР3, номера процессора, 1,2 б ОР (для пересылки в 3,4 б ОР). Запись из запоминающего устройства в ОР осуществляется с конфигурацией. Конфигурирование при записи осуществляется схемой СХ У ОР, которая вырабатывает соответствующие сигналы передачи информации с ВР в ОР.

При выработке этих управляющих сигналов участвует код конфигурации кода команды, признак ВР и признак полуслова. Схема Сх У ОР вырабатывает 16-ть управляющих сигналов, которые управляют записью заданного байта в заданный байт ОР.

Запись информации в ОР с ПОУ, ССП, РР1, РР2, РР3, номера процессора, 1,2 б ОР на место 3,4 б ОР осуществляется без конфигурации.

Управляющие сигналы для такой записи информации вырабатывает также схема Сх У ОР, используя при этом признаки со схемы управления ВчУ и признак полуслова. Схема Сх У ОР вырабатывает еще сигналы 3п 1б, 3п 2б, 3п 3б, 3п 4б, которые поступают на схему выработки сигналов записи ОР, куда еще подаются сигналы с дешифратора адреса ОР (Дш 0 v Дш 15) по СИ4.

Схема выработки сигналов записи в ОР выдает следующие сигналы: С(1б), С(2б), С(3б), С(4б), поступающие на вход С (синхронизации) D-триггеров, на которых собраны регистры ОР.

На вход Д (информационный вход триггера) регистров ОР поступает информация с входного коммутатора (Инф 1-4б), который подключает к регистрам информацию, необходимую для записи.