Просмтор этого файла доступен только зарегистрированным пользователям. Но у нас супер быстрая регистрация: достаточно только электронной почты!

Текст из файла (страница 4)

Рис.1.12. Тестовый стенд инвертора в представленный средствами схемного редактора системы ACTIVE -HDL

На рис.1.13 представлена часть экрана программы- просмотрщика временных диаграмм при моделировании работы инвертора в системе ACTIVE –HDL( время моделирования представлено в наносекундах и на диаграмме видны задержки выходного сигнала относительно входного).

Рис.1.13. Временная диаграмма моделирования инвертора на системе ACTIVE -HDL

Cреднее время задержки инвертора (рис.1.13) принято равным 20 наносекунд, что отображено на временной диаграмме. В начале моделирования первые 20 нс состояние сигнала Y неопределенное, что показано пунктирной линией на графике.

Следующий параграф прямо к курсу схемотехники ЭВМ не относится и его можно опустить при желании.

1.3.1. VHDL-описание теста инвертора.

Если пользователь САПР предпочитает работать с алгоритмическими формами описаний цифровых устройств и описывать тестируемое устройство , генератор входных сигналов и тестирующую программу средствами языка VHDL,то ему придется более детально изучить этот язык в курсе Моделирования. Для иллюстрации того, как это делается на VHDL , ниже приведен пример моделирования работы инвертора с описанием тестирующей программы на языке VHDL.

VHDL-Описание инвертора под названием NOT_1_DEL со средней задержкой TPD= (Tphl+ Tplh)/2 =3 наносекунды см.ниже.

entity NOT_1_DEL is [1][2]

generic (TPD: TIME:=3 ns);

port ( X : in bit; Y : out bit );

end ;

architecture BEH of NOT_1_DEL is

begin Y <= NOT X after TPD;

end;

Опция after в операторе назначения сигналу отражает задержку присваивания выходу элемента нового значения. Инертная модель задержки реализована в операторе присваивания в сигнал(<=) языка VHDL по умолчанию и если изменения входного сигнала инвертора происходят чаще, чем за время TPD, то выходной сигнал инвертора Y не меняется.Если необходимо отразить факт, что инвертор правильно реагирует на сигналы меньшей длительности, чем время задержки, используется опция reject. Например, запись Y <= reject 1 ns NOT X after TPD; означает минимальную длительность входного сигнала, равную 1 наносекунде (при задержке элемента TPD =3 нс сигналы, длительность которых меньше 1 нс не влияют на выход).

На базе VHDL-описания с помощью ЭВМ можно получить и временные диаграммы его функционирования (рис.1.14). Для этого надо создать описание тестирующей программы(test-bench) и прогнать тест на ЭВМ.

Пример тестирующей программы для модели NOT_1_DEL, в которой входной сигнал меняется каждые 10 наносекунд см. ниже. После символов – следует комментарий:

entity NOT_1_DEL_TEST is end;[1][2]

architecture BEH of NOT_1_DEL_TEST is

signal X,Y: bit;

component NOT_1_DEL

generic (TPD: TIME:=3 ns);

port ( X : in bit; Y : out bit );

end component ;

begin

UUT: entity NOT_1_DEL port map ( X , Y ); -- инвертор

X<= NOT X after 10 ns; -- генератор входных сигналов

End;

Рис. 1.14. Временная диаграмма работы модели инвертора NOT_1_DEL.

с задержкой 3 нс

Мы ознакомились с такими характеристиками логических элементов как выполняемые логические функции и временные задержки.

Ниже представлены Условные Графические Отображения(УГО) простых логических элементов- так называемых логических вентилей принятые соответственно в России и за рубежом

УГО логических вентилей в стандарте ANSI (США)

Стандарт ANSI/IEEE Std 91-1984 and ANSI/IEEE Std 91a-1991, принятый в США, предполагает применение различных овальных фигур и кружков для обозначения логических операций, реализуемых логическими вентилями .

В соответствии с принятыми способами построения УГО простейших логических элементов , строятся обозначения их модификаций.

Например, все представленные ниже в различных стандартах УГО соответствуют элементу, реализующему логическую функцию Y= ~ A & B.

Прежде, чем ознакомиться с другими характеристиками логических элементов , имеет смысл рассмотреть как логические функции элементов реализуются .

1.4. Основы схемотехники логических элементов,

реализуемых по КМОП -технологии .

Фрагменты этого параграфа при желании можно частично опустить( см.разделы, набранные мелким шрифтом), т.к. он больше относится к курсу электроники ,а не схемотехники ЭВМ.

Физически, логические элементы могут быть реализованы различными способами. Например на принципах ,использующих законы квантовой физики – электроны в атоме могут занимать различные ,но строго фиксированные орбиты и переход электрона с одной орбиты на другую может создавать сигнал равный 0 или 1.

Однако с современной массовой технологии реализации логических элементов преобладает полупроводниковая , транзисторная .

Микросхемой называют несколько элементов, конструктивно реализованных в одном корпусе.

КМОП логические элементы выполнены на униполярных или МОП (металл – окисел – полупроводник) транзисторах, обычно на комплементарных(КМОП) парах МОП транзисторов с p и n каналами. Никаких других элементов в таких микросхемах нет. В результате технология производства микросхем этого типа оказывается очень простой. Практически все современные цифровые микросхемы, включая микропроцессоры, элементы памяти, программируемые логические интегральные схемы являются КМОП микросхемами.

1.4.1. Базовый КМОП инвертор

Базовым элементом любой микросхемы, выпускаемой по КМОП технологии, является инвертор (логический элемент "НЕ"), выполненный на двух последовательно соединенных МОП транзисторов с изолированным затвором. Рассмотрим кратко свойства этих транзисторов. Условное обозначение МОП транзисторов приведено на рис. 1.15. Используемые для обозначения выводов транзистора термины поясняются ниже.

Источник- источник электронов, протекающих через транзистор-

Сток- место , куда электроны стекают,

Затвор- контакт, куда подается управляющий сигнал

Рис. 1.15. Условные обозначения МОП транзисторов с каналами p и n типов (Uзи- напряжение между Затвором и Источником).

В качестве наглядной модели функционирования МОП транзистора можно представить себе резистор (Rси), соединяющий источник и сток. Величина сопротивления этого резистора определяется напряжением, поданным на изолированный затвор ЛЭ.

Для МОП транзистора с p-каналом напряжение Uзи ≤ 0, для МОП транзисторов с n-каналом – Uзи ≥ 0.

Если у транзистора с каналом n-типа напряжение Uзи = 0, то сопротивление между стоком и источником Rси очень велико и имеет порядок 1 МОм и больше. С увеличением напряжения на затворе сопротивление Rси нелинейно уменьшается до величины 10 Ом и меньше. Это сопротивление зависит от размеров транзистора.

Транзистор с каналом p-типа имеет противоположные свойства. Если у такого транзистора напряжение Uзи = 0, то сопротивление между стоком и источником Rси очень велико и имеет порядок 1 МОм и больше. С уменьшением напряжения на затворе сопротивление Rси нелинейно уменьшается до величины 10 Ом и меньше.

Затвор транзистора является изолированным, так как отделен от канала, соединяющего исток и сток, тонким изолирующим слоем окисла. Электроны, собирающиеся на затворе, создают электрическое поле, изменяющее концентрацию электронов в канале, в результате чего и изменяется сопротивление канала МОП транзистора.

Базовая схема КМОП инвертора приведена на рис. 1.16. Верхний на схеме МОП транзистор имеет p-канал, нижний транзистор – n-канал. Такие транзисторы, имеющие одинаковые электрические параметры, но разные типы каналов, образуют комплементарную пару. Транзисторы соединены между собой стоками. Исток верхнего транзистора подключен к источнику питания, исток нижнего заземлен. Затворы двух транзисторов объединены и образуют вход инвертора. Стоки транзисторов подключены к выходу инвертора.

Рис. 1.16. КМОП инвертор, выполненный на МОП транзисторах с p-каналом и n-каналом.

Схема работает следующим образом.

Характеристики

Список файлов книги