СХЕМОТЕХНИКА ЭВМ_18.2.17 (855859), страница 3
Текст из файла (страница 3)
Таблица 1.1. Булевские таблицы истинности ряда логических функций.
| Вход | Выход |
| А | NOT |
| 0 | 1 |
| 1 | 0 |
| Входы | Выходы Булевых функций | ||||||
| A | B | AND | NAND | OR | NOR | XOR | NXOR |
| 0 | 0 | 0 | 1 | 0 | 1 | 0 | 1 |
| 0 | 1 | 0 | 1 | 1 | 0 | 1 | 0 |
| 1 | 0 | 0 | 1 | 1 | 0 | 1 | 0 |
| 1 | 1 | 1 | 0 | 1 | 0 | 0 | 1 |
Логические операции над цифровыми сигналами выполняют логические элементы.
На рис.1.3 представлено Условное Графическое Отображение(обозначение) -УГО логического элемента с N входами и одним выходом.
Рис. 1.3. Условное графическое отображение(УГО) N-входового логического
элемента
1.2.1.Элемент НЕ (NOT-инвертор)
Функция логического отрицания НЕ(NOT) инвертирует значение аргумента. Этой функции соответствует логический элемент НЕ (инвертор) с одним входом и одним выходом. На рис.1.4 представлены два варианта его условных графических изображений (УГО): принятое в нашей стране- прямоугольник и принятое на Западе- треугольник, а также временная диаграмма его работы.
Рис. 1.4. Условное графическое обозначение элемента НЕ(NOT) и временная диаграмма его работы.
Логический элемент НЕ инвертирует поступающий на вход сигнал Х, другими словами, на своем выходе заменяет значение входного сигнала X на противоположное. Операция инверсии обозначается в Булевой алгебре надчеркиванием
, а в языке VHDL словом NOT.Не вдаваясь в детали языка описания аппаратуры VHDL, приведем описание на нем Инвертора. Вначале описывается интерфейс(entity) элемента NOT_1 (латинские прописные и заглавные буквы не различаются).
entity NOT_1 is
port ( X : in bit; Y : out bit );
end ;
Элемент (entity) в примере с именем NOT_1, имеет вход(сокращение от in- input), обозначенный как X и выход(out-output) обозначенный как Y двоичного типа (сигналы на Х и Y принимают значения ‘0’ или ‘1’).
Функция элемента –инвертора NOT_1 описана в разделе VHDL-описания, обозначенным словом архитектура с именем BEH.
architecture BEH of NOT_1 is
begin
Y <= NOT X;
end;
В этом VHDL-описании архитектуры использована логическая операция отрицания- NOT(НЕ) и оператор назначения сигнала <= . Смысл этого оператора в том, что при изменении значения аргументов в его правой части, в сигнал, присутствующий в его левой части, устанавливается новое значение, в данном примере- инверсное.
Видно, что VHDL описание более громоздко, чем на языке Булевской алгебры(Y=
), но зато оно непосредственно может быть введено и обработано на ЭВМ.
1.2.2. Элемент И (AND)
Логический элемент И( AND) работает с двумя и более входными сигналами. Условное графическое обозначение логического элемента И с двумя входами(2И) и временная диаграмма его работы приведены на рис.1.5.
Рис. 1.5. Условное графическое обозначение логического элемента И (AND) и временная диаграмма его работы.
На вход логического элемента И подаются два сигнала X0 и X1, на выходе появляется сигнал Y. Операция И в булевской алгебре обычно обозначается символом * или 
и его логическую функцию в булевской алгебре можно описать как 
, а в языке VHDL операция И обозначается как AND. В VHDL -примере этот элемент имеет имя AND_2, где суффикс 2 в его имени поясняет количество входов.
entity AND_2 is port( X0 ,X1 : in bit; Y : out bit ); end ;
architecture BEH of AND_2 is
begin
Y <= X0 AND X1; --
end ;
1.2.3. Элемент ИЛИ (OR).
Условное графическое обозначение логического элемента ИЛИ(OR) и временная диаграмма его работы приведены на рис.1.6. Операция ИЛИ булевской алгебре обозначается символом 
или +, а в языке VHDL обозначается как OR.
Рис. 1.6. Условное графическое обозначение логического элемента ИЛИ и его временная диаграмма .
Элемент ИЛИ выполняет следующую логическую функцию
Его VHDL –описание представлено ниже с именем OR_2
entity OR_2 is port( X0 ,X1 : in bit; Y : out bit ); end ; [1][2]
architecture BEH of OR_2 is
begin;
Y <= X0 OR X1;
end ;
1.2.4.Элементы И-НЕ (NAND) и ИЛИ-НЕ (NOR).
Обозначения логических элементов И-НЕ (NAND) и ИЛИ-НЕ (NOR) приведены на рис.1.7.
Рис. 1.7. Условное графическое обозначение логических элементов И-НЕ и ИЛИ-НЕ.
entity NAND_2 is port( X0 ,X1 : in bit; Y : out bit ); end ; [1][2]
architecture BEH of NAND_2 is
begin
Y <= ( X0 NAND X1);
end ;
entity NOR_2 is port( X0 ,X1 : in bit; Y : out bit ); end ; [1][2]
architecture BEH of NOR_2 is
begin
Y <= ( X0 NOR X1);
end ;
1.2.5.Элемент Исключающее ИЛИ (XOR)
Другое название логической функции Исключающее ИЛИ(XOR)
-это "сложение по модулю 2 или сложение по mod2".
УГО элемента Исключающее ИЛИ (exclusive-OR или XOR) представлено на рис.1.8.
Рис. 1.8. Условное графическое обозначение логического элемента
Исключающее ИЛИ (XOR).
В Булевой алгебре операция XOR обозначается символом 
. Для двухвходовых элементов XOR (входы X0 и X1) эта операция может быть представлена так же например с помощью операций НЕ, И, ИЛИ (входы X0 и X1,выход Y)
На языке VHDL описание этого элемента имеет вид:
entity XOR_2 is port( X0 ,X1 : in bit; Y : out bit ); end ; [1][2]
architecture BEH of XOR_2 is
begin
Y <=( X0 XOR X1);
end ;
1.3. Задержки распространения сигнала и динамические характеристики элементов
Логические элементы обладают задержками. На рис. 1.9. показано условное обозначение, и временная диаграмма работы инвертора (элемент НЕ). На графике выходного сигнала инвертора Y показаны максимальные задержки его относительно входного сигнала Х при изменении выходного сигнала из 1 в 0 и из 0 в 1- соответственно tPHL и tPLH.
Рис. 1.9. Условное обозначение и временная диаграмма работы инвертора (элемент НЕ).
В результате действия задержек длительность сигнала на выходе инвертора может уменьшиться или увеличиться. Это связано с тем, что времена переключения (рис.1.9) значения выходного сигнала из "1" в "0"(Tphl-Time propagation from higher state to low)) и из "0" в "1" ( Tplh- Time propagation from low state to higher) разные. Области между минимальными (на рис.1.9 приняты равным 0) и максимальными значениями задержек (Tphl, Tplh) отмечены на временной диаграмме заштрихованными областями.
Завод-изготовитель (в России)логических элементов обычно указывает только максимальные значения времен задержек при переключении из "1" в "0"- tPHL и при переключении из "0" в "1" - tPLH.
Для упрощения расчетов вводится средняя величина времени задержки, называемая также задержкой распространения (tpd-Time of Propagation delay) сигнала
Время задержки конкретного логического элемента определяется технологическим разбросом в процессе его изготовления. Понятно, что технологический разброс является случайной величиной.
Обычные логические элементы обладают так называемой инертной задержкой, т.е. они не реагируют на сигналы, длительность которых намного меньше величины задержки элемента.
Для анализа функционирования и задержек элементов организуется тестовый эксперимент( тестовый стенд, тест бенч). Его структура в простейшем виде представлена ниже на рис.1.10.
Рис.1.10. Структура тестового стенда.
Как видно из рис.1.10, в тестирующий стенд входит источник входных сигналов( генератор сигналов), тестируемое устройство( например логический элемент) и регистратор выходных сигналов(например осциллограф). Сравнивая временную диаграмму выходных сигналов тестируемого устройства с ожидаемыми , можно заключить , правильно ли оно функционирует.
При модельном эксперименте Генератор входных сигналов и Тестируемое устройство представлено их моделями. Роль регистратора выходных сигналов обычно выполняет подсистема САПР, называемая просмотрщиком временных диаграмм (Time Diagram Viewer). Если пользователь системы моделирования предпочитает работать в среде схемного редактора, то он просто выбирает из списка символов различных типов генераторов нужный, переносит его на поле рисунка схемы, устанавливает нужные частоты подачи входных сигналов и соединяет выходы генератора с входами схемы. Потом он инициализирует моделирование, вызывает просмотрщик временных диаграмм, передает ему список нужных для просмотра сигналов и запускает моделирование. Не вдаваясь в детали работы по организации модельного эксперимента, зависящие во многом от специфики используемой САПР, приведем рисунки экранов компьютера при исследовании модели инвертора на САПР DEEDS и ACTIVE-HDL.Модели элементов DEEDS( рис.1.11) имеют задержеки сигналов порядка нескольких наносекунд и так как выбран большой масштаб модельного времени( миллисекунды) выходной сигнал Y меняется на временной диаграмме мгновенно после изменения входного Х.
Рис.1.11. Моделирование работы инвертора в системе DEEDS(слева схема тестирующего стенда, справа- временная диаграмма сигналов).
На рис.1.12. схема тестирующего стенда представленная средствами графического редактора САПР ACTIVE-HDL
![](https://s.studizba.com/z.php?f=/templates/si/i/noavatar.png&w=100&h=100&t=1"){kind=avatar}
