СХЕМОТЕХНИКА ЭВМ_18.2.17 (855859), страница 5

Просмтор этого файла доступен только зарегистрированным пользователям. Но у нас супер быстрая регистрация: достаточно только электронной почты!

Текст из файла (страница 5)

1. Пусть входное напряжение Uin = 0. Тогда нижний транзистор закрыт, так как для него напряжение Uзс = 0. Верхний транзистор открыт, так как для него напряжение Uзс отрицательно (равно –5 В). В результате выходное напряжение Uout = +5 В.

2. Пусть входное напряжение Uin = +5 В. Тогда нижний транзистор открыт, так как для него напряжение Uзс = +5 В. Верхний транзистор закрыт, так как для него Uзс = 0. В результате Uout = 0.

В КМОП технологии приняты следующие уровни напряжений (рис. 2.3), соответствующие логическим (цифровым) сигналам лог. "0" и лог. "1".

Рис. 1.17 показывает двойственный характер цифровой схемы. Это, во-первых, обычная аналоговая схема, работающая при подаче на вход входного напряжения и вырабатывающей на выходе выходное напряжение, соответствующее входному напряжению. Это, во-вторых, цифровая (логическая) схема ,выходной сигнал которой может восприниматься как 0 или 1.

Рис. 1.17. Логические уровни сигналов для КМОП микросхем.

Если цифровая модель (модель логического уровня) микросхем уже была рассмотрена выше и для ее описания использовался язык Булевой алгебры и язык описания цифровой аппаратуры VHDL , то для схемотехнического уровня описания поведения микросхем на уровне их схемотехнических компонентов типа транзистор, сопротивление, емкость и т.п., используется язык дифференциальных уравнений . Для облегчения реализации этих описаний применяются специальные пакеты программ, в которых пользователю предлагается уже готовый набор P-Spice- моделей микросхем [5, 6]). . Пользователь получает в процессе моделирования временные аналоговые диаграммы токов и напряжений в исследуемой схеме. Одним из таких пакетов является пакет МИКРОКАП (MicroCap)[5, 6], используемый в лабораторном практикуме МЭИ по курсу Электроника и иногда и по курсу Схемотехника ЭВМ.

1.4.2. Статические характеристики КМОП инвертора.

Р ассмотрим работу КМОП схем с точки зрения аналоговой электроники. Подадим на вход КМОП инвертора (рис. 1.18) напряжение, линейно возрастающее в диапазоне от 0 до 5 В и построим график напряжения на его выходе.

Рис. 1.18. Схема инвертора в режиме холостого хода(без нагрузки).

Характеристика вход – выход инвертора приведена на рис. 1.19.

Рис. 1.19. Характеристика вход – выход КМОП инвертора.

Из графика рис.1.19 видно, что изменение входного напряжения Uin в диапазоне 0 – 1.5 В не изменяет напряжение на выходе Uout, при этом выходное напряжение остается в зоне логической "1".

Аналогично, при изменении входного напряжения Uin в диапазоне 3.5 – 5 В напряжение на выходе Uout не меняется и остается в зоне логического "0". Судя по графику, выходное напряжение остается в зоне логического "0" при изменении входного напряжения от 3 до 5 В.

1.4.3. Динамические характеристики КМОП инвертора.

Подадим на вход инвертора X последовательность импульсов напряжения, полученных от такой же схемы, а к выходу Y подключим нагрузку.

1. Пусть выход инвертора Y никуда не подключен. Это режим холостого хода (см.предыдущий рис.1 18).Результаты схемотехнического моделирования приведены на рис.1. 20. На первом графике X показаны импульсы напряжения (В) на входе инвертора. На втором графике Y – импульсы напряжения (В) на выходе инвертора. На третьем графике – импульсы сквозного тока (мА), проходящие через транзисторы инвертора в момент переключения. На четвертом графике приведена мощность, выделяемая в источнике питания. Из графика видно, что это чисто динамическая мощность, выделяемая только в момент переключения инвертора.

X

Y

I

P

X – напряжение на входе инвертора (В),

Y – напряжение на выходе инвертора (В),

I – сквозной ток в транзисторах VT1 и VT2 (мА),

P – мощность, выделяемая в транзисторах VT1 VT2 (Вт).

Рис.1. 20. Динамические характеристики инвертора в режиме холостого хода.

Промоделируем работу инвертора в режиме активной и емкостной нагрузки (рис.1. 21). На рисунке резистор R1 и конденсатор C1 отображают эту нагрузку

В этом режиме инвертор потребляет и активную мощность (интервал 16 – 24 нс на графике).

Рис. 1.21. Схема инвертора в режиме активной и емкостной нагрузки.

Результаты моделирования инвертора с активной и емкостной нагрузкой показаны на рис.1. 22. Графики показывают, что время переключения инвертора из состояния лог. 1 в состояние лог. 0 и обратно возросло (другими словами, время фронта и спада импульса Y увеличилось), величина сквозного тока и динамическая мощность также возросли.

X

Y

I

P

X – напряжение на входе инвертора (В),

Y – напряжение на выходе инвертора (В),

I – сквозной ток в транзисторах VT1 и VT2 (мА),

P – мощность, выделяемая в транзисторах VT1 VT2 (Вт).

Рис.1. 22. Динамические характеристики КМОП инвертора в режиме активной и емкостной нагрузки.

Проведенное моделирование показывает особенности физических процессов, проходящих в схемах выходных каскадов КМОП микросхем.

1.4.4. Базовые КМОП логические элементы И-НЕ и ИЛИ-НЕ.

На базе МОП транзисторов с каналами p и n типов создают многовходовые логические элементы, реализующие функции И-НЕ и ИЛИ-НЕ. В качестве примера приведем двухвходовый логический элемент 2И-НЕ (рис.1 23).

Если на входы Х0 и Х1 подать сигналы высокого уровня, то транзисторы VT2 и VT3 окажутся открытыми, а транзисторы VT1 и VT4 – закрытыми. В результате выход Y окажется подключенным к "земле" (низкому уровню).

Если хотя бы на один из входов Х0 или Х1 будет подан сигнал низкого уровня, то один из последовательно соединенных транзисторов VT2 и VT3 окажется закрытым, а хотя бы один из двух соединенных параллельно транзисторов VT1 и VT4 окажется открытым. В результате выход Y окажется подключенным к источнику питания Ucc (сигналу высокого уровня).

Рис.1. 23. Двухвходовый логический элемент "2И-НЕ".

С хема двухвходового элемента "2ИЛИ-НЕ" приведена на рис.1. 24.

Рис.1. 24. Двухвходовый логический элемент "2ИЛИ-НЕ".

Если на входы Х0 и Х1 подать сигналы низкого уровня, то транзисторы VT1 и VT2 окажутся открытыми, а транзисторы VT3 и VT4 – закрытыми. В результате на выходе Y окажется сигнал высокого уровня.

Если хотя бы на один из входов подан сигнал высокого уровня, то хотя бы один из транзисторов VT1 или VT2 окажется закрытым, а хотя бы один из транзисторов VT3 или VT4 – открытым. В результате сигнал на выходе Y окажется низкого уровня.

1.4.5. Выходной каскад с открытым стоком.

Верхние по схеме инвертора( см.предыдущий рис.1.18) транзисторы в выходных каскадах микросхем осуществляют активное подтягивание выходного напряжения к потенциалу источника питания Ucc. Промышленность выпускает микросхемы, в которых верхние транзисторы отсутствуют, а сток нижнего по схеме транзистора выведен наружу. Это выходной каскад с открытым стоком (рис. 1.25 ).

Рис.1. 25. Выходной каскад микросхемы с открытым стоком(общий коллектор).

Схемы выходных каскадов этого типа предусматривают установку внешнего подтягивающего резистора (резистор R1 на схеме рис.1.25), осуществляющего пассивное подтягивание выходного напряжения к напряжению питания Ucc.

Выходные каскады этого типа удобны для организации "монтажной логики" и подключения внешней активной нагрузки. Рассмотрим, например, схему организации логической схемы "монтажное ИЛИ-НЕ".

Выход

Рис. 1.26. Схема "монтажное ИЛИ-НЕ".

При подаче на любой вход элементов DD1, DD2 и DD3,каждый из которых реализует логическую функцию ИЛИ-НЕ сигнала лог. "1",выход этого элемента станет равным 0.Так как на проводнике, соединяющем все три элемента реализуется монтажное ИЛИ, на выходе схемы «монтажное ИЛИ-НЕ» будет лог. "0".

Выбор сопротивления подтягивающего резистора(R1 на рис.1.26) является компромиссной задачей проектирования.

С физической точки зрения, чем больше величина этого резистора, тем меньше ток в цепи стока транзистора одной из открытых микросхем DD1, DD2 или DD3. Одновременно с ростом R1 увеличивается время заряда эквивалентной емкости Сэ, равной сумме выходных и входных емкостей микросхем, а так же емкости монтажа.

С уменьшением величины резистора R1 улучшаются динамические характеристики схемы(скорость заряда конденсатора, отображающего емкостную составляющую нагрузки, увеличивается), но одновременно увеличивается выходной ток низкого уровня микросхем I_OL.

Приведем на рис.1.27 результаты моделирования схемы монтажного "ИЛИ-НЕ" (рис. 1.26), в которой резистор R1 = 1кОм, а емкость С_Э = 30 пФ .На вход схемы подается импульс напряжения длительностью 5 нс.

Графики показывают, что каскад с открытым стоком обеспечивает быструю разрядку емкости Сэ через открытый транзистор микросхемы (рис. 1.26) за время порядка 0.6 нс и зарядку этой же емкости через подтягивающий резистор R1 (выходной транзистор микросхемы закрыт) за время, превышающее 100 нс.

Столь несимметричные времена зарядки и разрядки емкостей, подключенных к выходу микросхемы с открытым стоком является главным недостатком монтажной логики.

Рис. 1.27. Динамические характеристики инвертора с открытым стоком

Монтажная логика имеет ограниченное применение в быстродействующих цифровых схемах и требует тщательного расчета сопротивления R1.

1.4.6. Выходной каскад с тремя состояниями.

Выходы обычных интегральных микросхем могут находиться в двух состояниях: состоянии с высоким логическим уровнем и состоянии с низким логическим уровнем. У некоторых микросхем выход может электрически отключаться от подключенных к нему внешних элементов схемы и переходить в состояние высокого импеданса (в третье состояние Лог. "Z"). Такие микросхемы имеют дополнительный управляющий вход (вход EN – Enable) сигнал на котором может переводить выход микросхемы в третье состояние. Схема буферного элемента с тремя состояниями на выходе приведена на рис.1 29.

а) б)

а) – электрическая схема буферного элемента;

б) – условное графическое изображение (УГО) буферного элемента;

Рис.1.28. Буферный элемент с тремя состояниями .

Выходной каскад выполнен на паре КМОП транзисторов VT1 и VT2. Затворы этих транзисторов подключены к выходам двух логических элементов DD2 и DD3, образующих совместно с элементом НЕ (DD1) логическую часть буферного элемента, работающую в соответствии со следующей таблицей истинности(таб.1.2).

Таблица1. 2. Таблица функционирования буферного элемента.

Третье состояние (Лог. "Z") на выходе возникает в том случае, когда оба транзистора VT1 и VT2 закрыты.

Характеристики

Список файлов книги