СХЕМОТЕХНИКА ЭВМ_18.2.17 (855859), страница 7
Текст из файла (страница 7)
На верхнем графике – импульс напряжения на входе микросхемы;
На нижнем графике – импульс напряжения на выходе микросхемы.
Рис. 2.1. Динамические параметры интегральных микросхем
На этом рисунке обозначено:
UIHmax – максимальное значение входного напряжения высокого уровня;
UIHmin – минимальное значение входного напряжения высокого уровня;
UOHmax – максимальное значение выходного напряжения высокого уровня;
UOHmin – минимальное значение выходного напряжения высокого уровня;
UILmax – максимальное значение входного напряжения низкого уровня;
UILmin – минимальное значение входного напряжения низкого уровня;
UOLmax – максимальное значение выходного напряжения низкого уровня;
UOLmin – минимальное значение выходного напряжения низкого уровня;
tPHL – задержка распространения сигнала при переходе с высокого на низкий логический уровень;
tPLH – задержка распространения сигнала при переходе с низкого на высокий логический уровень;
Для логических элементов принято определять среднюю задержку распространения сигналов по следующей формуле
При построении логических схем необходимо учитывать не только логические функции элементов и их временные параметры. Но и другие их характеристики.
Число входов логического элемента называется коэффициентом объединения по входу. Технологические трудности не позволяют создать логический элемент с очень большим числом входов. Обычно максимальное число входов элементов И равно 8, элементов ИЛИ – 5.
Неиспользуемые входы логических элементов нельзя оставлять не подключенными. Необходимо подключить неиспользуемые входы к источникам постоянных логических сигналов (лог. 0 или лог.1).
Коэффициентом разветвления по выходу или нагрузочной способностью элемента называется максимальное количество входов элементов, которые могут быть подключены к нему .
В таблице 1.6 приведен перечень обозначений и функций ряда отечественных микросхем и их зарубежных аналогов.Более полные данные о них можно получить из справочников [].
Таблица 1.6. Некоторые отечественные микросхемы серии КР1533 и их максимальные задержки
| Микросхема серии КР1533 | Задержка Тср макс.в нс |
| КР1533ЛИ9- 6 буферных элемента | 9 |
| КР1533ЛА3- 4 элемента 2И-НЕ | 10 |
| КР1533ЛИ3- 3 элемента 3И | 11 |
| КР1533ЛЕ1 – 4 элемента 2ИЛИ-Не | 11 |
| КР1533 ЛЛ1- 4 элемента 2ИЛИ | 13 |
| КР1533ЛН1- 6 элементов НЕ | 10 |
| КР1533ЛИ1- 4 элемента 2И | 10 |
.
Вопросы по главе 1
Вопрос 1. В чем преимущества двоичных(цифровых) сигналов перед аналоговыми?
Вопрос 2. Что такое логический элемент?
Вопрос 3. Какие способы описаний функций логических элементов вы знаете?
Вопрос 4. Что такое УГО логического элемента?
Вопрос 5. Что такое среднее время задержки элемента?
Вопрос 8. Элементы одинакового типа из-за воздействия случайных факторов в процессе изготовления имеют разные задержки . Какие задержки элементов обычно принято использовать при расчетах задержек в схемах?
Вопрос 9.Что будет, если длительность входного сигнала на входе инвертора намного меньше времени задержки элемента,
Вопрос 10. Чем отличаются серии интегральных микросхем среднего и малого уровня интеграции?
Вопрос 11. Для уменьшения потребляемой элементом мощности что выгоднее- уменьшать напряжение питания или частоту переключения?
Вопрос 12. Что такое МОНТАЖНОЕ ИЛИ и как оно реализуется ?
Вопрос 13. Что такое буферный элемент с тремя состояниями на выходе и как он работает?
Вопрос 14. Зачем используется многоуровневая(многозначная) модель представления сигналов и в чем ее преимущества перед Булевой моделью?
Вопрос 19. Перечислите возможные значения сигналов в девятиуровневой модели, принятой в VHDL
Глава 2. СХЕМОТЕХНИКА КОМБИНАЦИОННЫХ
ЛОГИЧЕСКИХ СХЕМ. ( Лекции 3-4)
2.1.Способы описаний логических схем
Логические элементы могут быть соединены друг с другом, в результате чего образуется логическая схема. На рис.2.1. представлена схема, состоящая из двух соединенных элементов И.
Рис.2.1. Схема ,состоящая из двух элементов И.
Обычно под схемой цифрового устройства понимают графическую форму его описания, содержащую имена входных и выходных сигналов , УГО элементов и отображение их связей. Схемы можно так же описывать, используя другие формы, например, табличные, алгебраические, HDL описания и т.д.
На рис.2.2 представлены графический и табличный способы описания схемы, реализующей логическую функцию 3И ( Y= A & B & C) на элементах 2И (Y= (A & B) & C). Слева на рисунке показаны примеры графического представления схемы в стандартах Единой Системы Конструкторской Документации (ЕСКД), принятой в России и ниже- Американского национального стандарта (ANSY).Слева входы схемы ( А,В,С),справа выход Y.
Справа на рис.2.2 представлен табличный способ описания схемы и ниже- алгебраическая форма описаний схем- описание в форме Булевских уравнений. Сигнал TMP-промежуточный, связывающий два элемента 2И .
В табличной форме описания учитывается тот факт, что конструктивно несколько простых логических элементов реализуются в одном корпусе ( микросхема ЛИ1 содержит 6 элементов 2И). В строке таблицы- слева тип микросхемы, потом имя используемого ее элемента, потом имена входных сигналов элемента и затем –имя выходного сигнала.
Рис.2.2. Графический, табличный и алгебраический способы описания схемы, реализующей функцию 3И (Y= A & B & C) на элементах 2И (микросхема ЛИ1)
.
В примере ниже приведены два варианта описания схемы рис.2.2 нa VHDL - структурное (аналог таблицы рис.2.2, справа вверху) и потоковое ( аналог системы уравнений рис.2.2, справа, внизу).
entity AND_2 is port (D1,D2 : in bit; Y : out bit); end; [1][2]
architecture BEHAVIOR of AND_2 is
begin Y <= (D1 and D2) ; end;
entity AND_3 is port (A,B,C : in bit; Y : out bit); end;
--структурное описание архитектуры ниже ----------------
architecture STRUCT of AND_3 is
component AND_2 is port (D1,D2 : in bit; Y : out bit);end component;
signal TMP:bit;
begin
DD1: AND_2 port map (A,B,TMP);
DD2: AND_2 port map (TMP,C,Y);
end;
--потоковое описание архитектуры ниже--------------
architecture DAT_FLOW of AND_3 is
signal TMP:bit;
begin
TMP<= A and B; Y<= TMP and C;
end;
2.2. Проектирование комбинационных схем с использованием простейших логических элементов- логических вентилей
Схемы , выходные сигналы которых полностью определяются текущими значениями входных сигналов называются комбинационными (КС). Иными словами КС - это схемы, не имеющие памяти.
Проектирование комбинационных схем традиционным способом сводится к следующим этапам.
-
Построение таблицы истинности логической функции,, определяющей зависимость состояний выходных сигналов от входных.
-
Составление системы булевских уравнений , описывающих эти зависимости .
-
Минимизацию системы булевских уравнений.
-
Покрытие этих уравнений функциями элементов используемого логического базиса с учетом нагрузочных соотношений.
Совершенная дизъюнктивная нормальная форма (СДНФ) булевской функции представляет собой дизъюнкцию всех конъюнкций входных сигналов, дающих 1 в ее таблице истинности.
Совершенная конъюнктивная нормальная форма ( СКНФ) –конъюнкция всех дизъюнкций , дающих 0 в таблице истинности.
Минимимизация Булевских уравнений преследует цель уменьшения количества логических операций и вхождений аргументов в булевские уравнения.
2.2.1. Реализация логической функции XOR
В качестве первого примера рассмотрим проектирование схемы, реализующей функцию ИСКЛЮЧАЮЩЕЕ ИЛИ (XOR) с использованием логических вентилей НЕ, И, ИЛИ.
Таблица истинности логической функции ИСКЛЮЧАЮЩЕЕ ИЛИ (XOR) представлена ниже (табл. 2.3),где X0,X1 –аргументы, Y- значение функции
Таблица 2.3. Таблица истинности логической функции
ИСКЛЮЧАЮЩЕЕ ИЛИ(XOR)
| Х0 | Х1 | Y |
| 0 | 0 | 0 |
| 0 | 1 | 1 |
| 1 | 0 | 1 |
| 1 | 1 | 0 |
Совершенная дизъюнктивная нормальная форма (СДНФ) булевской функции представляет собой дизъюнкцию всех конъюнкций входных сигналов, дающих 1 в ее таблице истинности.
В нашей таблице Y=1 во второй и третьей строках таблицы.
Соответственно ее СДНФ следующая
Где * символ логической операции И-коньюнкции,а символ +
cимвол операции ИЛИ-дизьюнкции.
Совершенная конъюнктивная нормальная форма ( СКНФ) –конъюнкция всех дизъюнкций , дающих 0 в таблице истинности
В нашей таблице Y=0 в первой и четвертой строках таблицы.
Соответственно ее СКНФ следующая
Этап так называемой минимизации мы пока опускаем, а этап покрытия функции элементами логического базиса И,ИЛИ,НЕ очевиден.
Например, при реализации СДНФ сначала входные сигналы надо пропустить через инверторы, потом через вентили И, потом через вентиль ИЛИ.Критический путь сигнала в этой схеме равен 3.
На рис.2.3 иллюстрируется последовательность (слева-направо) этапов проектирования и представлены: Таблица истинности, СДНФ и схема , реализующая функцию ИСКЛЮЧАЮЩЕЕ ИЛИ в логическом базисе вентилей НЕ, 2И, 2ИЛИ. Стрелки, ведущие из таблица к СДНФ (рис.2.3) показывают источник конъюнкций в совершенной дизъюнктивной нормальной форме. В данном примере существуют только две строки таблицы истинности, в которых значение выхода Y равно 1.
Рис.2.3.Таблица истинности, СДНФ и схема, реализующая функцию Исключающее ИЛИ(XOR) в логическом базисе НЕ,И,ИЛИ
Схема рис.2.3 содержит 5 логических вентилей, которые расположены в три яруса(каскада). Самый длинный путь распространения сигнала от входа до выхода схемы проходит через три элемента. Этот самый длинный путь называется критическим и определяет максимальную задержку схемы (при равных задержках элементов) и так называемую глубину схемы
2.2.2. Элементы Булевской алгебры
Напомним некоторые сведения из теории Булевской алгебры , используемые при минимизации Булевских уравнений, описывающих логические схемы(табл 2.4 и табл.2.5).
Аксиомы и теоремы Булевой алгебры подчиняются принципу двойственности. Если взаимно заменить символы 0 и 1 , а так же взаимно заменить операции И(&) и ИЛИ (|), то булево выражение останется верным. Например, аксиома 0 |0=0 по принципу двойственности эквивалентна аксиоме
1 &1=1.
Таблица. 2.4. Аксиомы булевой алгебры
| ~0=1 ~1=0 0 | 0=0 1 | 1=1 0|1= 1 1 & 1= 1 0 & 1=0 |
| 0 |A=A 1 |A=1 A&A=A 0& A=0 A |A=A A&~A=0 ~ ~ A=A |
| А | ~A= 0 |
Таблица 2.5. Законы ( соотношения, теоремы ) Булевой алгебры
| Номер | Соотношение | Двойственное соотношение | Название |
| 1 | А &B= B & A | A | B= B |A | Коммутативность |
| 2 | (A & B) & C= A &(B&C) | (A |B) | C=A|(B|C) | Ассоциативность |
| 3 | (A&B)|(A&C)=A&(B|C) | (A|B)&(A|C)=A|(B&C) | Дистрибутивность |
| 4 | A&(A|B)=A | A|(A&B)=A, | Поглощение |
| 5 | (A&B) |(A & ~B)=A | (A|B) &(A |~B)=A | Склеивание |
| 7 | ~(A1&A2&A3 ..)= (~A1 |~A2|~A3 ..) | ~( A1|A2|A3 ..)= (~A1&~A2&~A3..) | Теорема Де Моргана |
Множество логических операций, с помощью которого можно отобразить любую логическую функцию называется полным. Например, полными являются множество операций И,ИЛИ, НЕ или множество из одной операции И-НЕ или множество из одной операции ИЛИ-НЕ.
2.2.3. Реализация логической функции двоичного суммирования
В качестве второго примера из области проектирования комбинационных схем рассмотрим проектирование схемы одноразрядного двоичного сумматора. На рис.2.4 представлены его УГО и таблица истинности логической функции , где А, В, С- входы, S- выход суммы, Ci-перенос в следующий разряд.
![](https://s.studizba.com/z.php?f=/templates/si/i/noavatar.png&w=100&h=100&t=1"){kind=avatar}
