Токхейм Р. - Основы цифровой электроники (1988)(ru) (775262), страница 40
Текст из файла (страница 40)
Дополнительный (циклический) перенос осуществляется по шине циклического переноса с выхода переноса Со сумматора восьмерок на вход переноса Ста сумматора единиц (рис. 9.14). На выходном индикаторе (в правом нижнем углу рисунка) высвечивается разность двоичных чисел АЗАВА,АВ и ВзВВВдВВ. Для вычитания в вычислительных устройствах могут использоваться числа в форме дополнения до 1, однако чаще используются числа в форме дополнения до 2 (в лополнительном коде). Позже мы рассмотрим вычитание и вычитатели с использованием второй формы представления двоичных чисел. 225 АРинметические устРОйстнл Зйлйиии лли самйирйес1зкзз Выполняя следующие задания, проверьте, хорошо ли вы ус- воили изложенный материал. 20.
Решите примеры а — е на вычитание двоичных чисел, используя способ дополнения до 1 и циклического переноса. а. 11 — 10=? б. 111 — 010=? в. 1000 — 0111 =? г. 110 — 100=? д. 1001 — 0111 =? е. 1011 — 0110=? 21. Способ дополнения до 1 н циклического переноса применяется тогда, когда для вычитания 4-разрядных двоичных чисел используются .. (сумматоры, полувычнтателн„полные вычитатели). 22. В вычитателе на рис. 9.14 используются ннверторы для представления вычитаемого в форме дополнения до 1, четыре .
и цепь циклического переноса. 9.8. 4-разрядные сумматоры-вычитатели 4-разрядный сум- матор-аычнтатсаь 4-разрядный сумматор 4-разрядный аычнта- ТЮЬ Теперь, когда мы знаем, что полные сумматоры можно использовать как для сложения, так н для вычитания, попробуем сконструировать систему, которая выполняет эти действия, положив в ее основу схему вычитателя, изображенную на рнс.
9.14. Чтобы эта схема работала как 4-разрядный сумматор, нужно только временно исключить из нее 4 инвертора и разорвать цепь циклического переноса. В преобразованном виде эта схема изображена на рис. 9.15. Вместо ннверторов теперь введены 4 лопзческих элемента исключающее ИЛИ. При подаче 0 на вход А логического элемента исключающее ИЛИ информационные биты каждого разряда двоичного числа В,В,В,В, проходят через этот элемент без инверсии (см.
таблицу истинности в нижнем левом углу рис. 9.15). Таким образом, при установке 0 на управляющем входе система складывает десятичные числа АзАЕА,Ао и ВзВЕВзВо. Результат (вплоть до значения суммы, равного 1111) появляется на выходном индикаторе. Кроме того, логический 0 на управляющем входе (режим сложения) «запирает» логический элемент И, блокируя цепь циклического переноса.
Чтобы система на рис. 9.15 работала как 4-разрядный вычитатель, на управляющем входе нужно установить 1. В этом случае логический элемент исключающее ИЛИ действует как инвертор си~палов на входах В полных сумматоров. Это видно из таблицы истинности в нижнем левом углу рис. 9.15. Кроме того, логическая ! на управляюшем входе «открывает» логический элемент И; сигнал с выхода С сумматора восьмерок может теперь свободно проходить ГЛАВА 9 22б Аз Л9 Л1 А9 ГЗД,$,4,~Яъ~.„ФВВф вЗ в2 в1 вО 'Ч' по цепи циклического переноса на вход С;В сумматора единиц.
Этот вычитатель вычитает двоичное число ВВВ,В,В, из двоичного числа А А А,А . Разность появляется в двоичной форме на выходном индикаторе. Напомним, что в рассматриваемом устройстве для вычитания используется способ дополнения до 1 и циклического переноса. Логические элементы исключающее ИЛИ осуществляют инверсию сигналов (дополняют до 1), н, кроме того, имеется цепь циклического переноса. Если принять во внимание, что умножение — это просто многократно повторенная операция сложения, а деление — многократно повторенная операция вычитания, станет понятной важная роль рассмотренного устройства сложения/вычитания в цифровой электронике. АРИФМЕТИЧЕСКИЕ УСТРОЙСТВА Задания для еймоп1уоиеряя Выполняя следующие задания, проверьте, хорошо ли вы ус- воили изложенный материал.
23. При подаче на управляющий вход сумматора-вычитателя (рис. 9.15) НИЗКОГО уровня (открывается, запирается) логический элемент И, а логический элемент исключающее ИЛИ (не изменяет, инвертирует) сигналы, поступающие на входы В сумматоров. 24. При использовании устройства, показанного на рис. 9.15, в качестве вычитателя на управляющий вход нужно подать . (ВЫСОКИЙ, НИЗКИЙ) уровень. 25. При подаче на управляющий вход сумматора-вычитателя (рнс. 9.15) ВЫСОКОГО уровня (открывается, запирается) логический элемент И, а логические элементы исключающее ИЛИ .
(Ие изменяют, инвертируют) сигналы, поступающие на входы В сумматоров. 9.9. Суммирующие устройства последовательного действия Параллельный сум- матор Послелоаательный сумматор Суммнруннаее устрой- сню нослелоаа еель- ното лайстннн До сих пор мы рассматривали только параллельные сумматоры. В параллельном сумматоре для каждого двоичного разряда нужен отдельный полный сумматор. Другой способ сложения используется в последовательном сумматоре, где требуется только один полный сумматор.
При использовании совместно с регистрами сдвига суммирующее устройство последовательного действия могло бы выглядеть так, как показано на рис. 9.1б. В этой схеме имеются 2 регистра сдвига (А и В), связанные со входами А и В единственного полного сумматора. Выходная сумма накапливается в регистре суммы (показан справа). На самой верхней диаграмме регистры А и В загружены двоичными слагаемыми А,А,А,А„и ВзВ,В,Всь На первом тактовом импульсе складываются значения разряда единиц (А„и В„); сумма (5о) появляется в регистре суммы". На втором тактовом импульсе складываются значения разряда двоек и перенос, поступающий на вход С;„сумматора от триггера-задержки. Результат (5т) вводится в регистр суммы. Предыдущая сумма (5о) сдвигается вправо.
На третьем тактовом импульсе складываются Аз, Вз и новый перенос на входе Сны Результат (5т) точно так же помещается в регистр суммы. На четвертом (и последнем) тактовом импульсе осуществляется сложение А, Вз и переноса на входе Скы Эта последняя сумма ($з) засылается в регистр суммы — и задача решена. После четырех тактовых импульсов в регистре суммы находится двоичное число бз5з5,5о.
Очевидно, что в данной системе тактовые входы всех " Сигнал переноса появляется на входе сьтрипера-Прнль нерее. гллол в Двоичные числа-слагаемые 1-й сдвиг г-» сд. ° 3-й сдвиг Стмма Последний сдвиг Рнс. 9дб. Прннннн работы оосдедооатедьной системы суммирований. трех регистров сдвига и триггера с задержкой связаны между собой. Отметим также, что в каждый момент времени (в каждом такте) складываются только два бита. Биты-сла- АРиеметические кстРОЙГГЕА гаемые последовательно подаются в полный сумматор из регистров сдвига. Именно поэтому данная система называется последовательным сумматором. Вы, по-видимому, уже догадались, почему для выполнения сложения нужно использовать только 4 тактовых импульса. Подача большего числа импульсов приведет к сдвигу битов каждого разряда нз правильных позиций в регистре суммы, и на индикаторе мы увидим неверный результат. Вьтолняя следунпз!ие задания, проверьте, хорошо ли вы усвоили изложенный материал.
26. При сложении двоичных чисел 010! и 0001 в регистре сдвига вправо (рис. 9.16) после завершающего сдвига будет находиться двоичное число (сумма) 27. При сложении двоичных чисел О!О! и 0001 после первого сдвига (рис. 9.!6) сумма Вв (для СМР) будет равна (О, 1), а на входе (3-триггера установится (О, 1).
28. При сложении двоичных чисел 0101 и 0001 после второго сдвига (рис. 9.16) сумма 5, будет равна . (О, !), а на входе гу-трштера установится (О, !). 9.10. Интегральные сумматоры 4-раарааный нае- ичный еенный сум- матей 7483 Промышленность выпускает некоторые типы сумматоров в виде интегральных микросхем. Одна из полезных арифметических микросхем -4-разрядный двоичный полный сумматор 7483. Условное графическое обозначение микросхемы 7483 показано на рис.
9.17. На этом же рисунке иллюстрируется занесение в данный сумматор двух 4-разрядных двоичных слагаемых А,А,А,Аь н В,В,В,В,. Имеется 8 входов для 4 х 2 разрядов. Обратите внимание на различия в обозначениях двоичных разрядов слагаемых и соответствующих входов ИС. При сложении двух 4-разрядных чисел на входе циклического переноса С, нужно установить логический О. Вход Се в микросхемах 7483, выпускаемых некоторыми фирмами, обозначается как С;„.
Выходы суммы связаны с соответствующими разрядами выходного индикатора, а выход переноса С вЂ” с разрядом 2 индикатора. Этот выход некоторыми фирмами-изготовителями обозначается как Се. Данный сумматор позволяет складывать двоичные числа, меньшие или равные 11!1 (максимальная сумма на выходе равна !! 11О, т.е. десятичному числу 30). Внутренняя структура микросхемы 7483 очень близка к структуре устройства на рис. 9.14 (без четырех инверторов); выход переноса Са в ней идентичен выходу Се сумматора восьмерок на рис.
9.14, а вход переноса ф— входу Сеа — сумматора единиц на рис. 9.!4. ГЛАВА 9 Рнс. 947. Мвкросхсма 7483 — 4-разрвдэалй двоичный сумматор.;:) Задача дэ Лэ '"э дэ +Вэ Вэ В, Во Общ. Общ. В-раэрвднмй двоачамй сумматор Выполняя следунуиуие задания, проверьте, хорошо ли вы ус- воили изложенный Аштериал. 29. Микросхема 7483 представляет собой 30. Путем объединения двух микросхем 7483 можно получить 8-разрядный параллельный двоичный сумматор.
Как нужно соединить эти микросхемы? 31. Чтобы .получить сумматор-вычитатель на основе ми- Сумматоры 7483 можно объединять друг с другом, подключая выход С первой ьилкросхемы ко входу переноса Со следующей. Соединяя таким'образом две микросхемы 7483, получаем 8-разрядный двоичный сумматор. Эту микросхему можно использовать также в качестве 4-разрущного вычитателя (как изображено на рис. 9.!4).
![](https://s.studizba.com/z.php?f=/templates/si/i/noavatar.png&w=100&h=100&t=1"){kind=avatar}
