Занятие №4 (ВчУ) (1039406), страница 3

Просмтор этого файла доступен только зарегистрированным пользователям. Но у нас супер быстрая регистрация: достаточно только электронной почты!

Текст из файла (страница 3)

Контроль информации, принимаемой на входной регистр (ВР), регистры результатов (РР1,РР2 и РР3) осуществляется методом побайтного контроля по mоd 2 на четность.

Это означает, что при не сравнении принятого на регистр контрольного разряда со значением контрольного разряда, полученным на свертке информационных разрядов, вырабатывается сигнал СБОЙ, который поступает на схему аппаратного контроля ВчУ. В контролирующей схеме РР3, кроме того, осуществляется корректировка контрольных разрядов при сдвиге информации и формирование сигнала переполнения результатов при делении. Корректировка контрольных разрядов осуществляется для каждого байта схемой, реализующей свертку по mod 2 разрядов выходящего из байта, входящего в байт и контрольного разряда этого байта. Сигнал переполнения результата при делении объединяется с сигналом «сбой РР3» и поступает на схему аппаратного контроля ВчУ. Конструктивно контролирующие элементы схемы выполнены в тех же ТЭЗах, что и соответствующие регистры.

Сумматор () предназначен для выполнения арифметических и логических операций над двумя 18-ти разрядными числами, которые принимаются с КфЧ 1 и КфЧ 2. Кроме того, сумматор совместно с КфЧ 1 и КфЧ 2 осуществляет формирование исполнительного адреса числа (A’2) и номера команды (NK), а также выполняет операцию вычитания над числами, представленными в дополнительном коде.

Конструктивно сумматор выполнен на двух ТЭЗах ЛУС -0-009.

Нормализатор (Нр) предназначен для определения в двоичном коде номера самого старшего разряда, содержащего единицу в 16 разрядном числе, поданном на его вход, и используется для:

• формирования константы индексации адресной части следующей команды при выполнении команды «Дешифратор заявки» ДШ3 (логическая нормализация);

• определения константы сдвига нормализуемого числа при выполнении команды «Нормализация» (НОРМ) (арифметическая нормализация).

На вход нормализатора (Нр) информация поступает с входного регистра (ВР) через второй конфигуратор чтения (КфЧ 2). С выхода записывается на второй регистр результата (РР 2).

При логической нормализации номер старшей единицы определяется с учетом знакового разряда, а при арифметической — без учета его. Управляет работой нормализатора сигнал АР/Л (арифметическая/логическая), который поступает со схемы управления и определяет вид нормализации.

Конструктивно нормализатор расположен в ТЭЗе ЛУС-0-016.

3.4. Схема словосостояния процессора.

Схема словосостояния процессора (Сх ССП) предназначена для выработки, приема и хранения информации о состоянии процессора и состоит из:

• схем выработки словосостояния;

• 36-разрядного регистра.

Словосостояние процессора характеризуется признаками , ₁, ₂, ₃, сигналами сбоев (Сб1 гр, Сб2 гр, Сб 3 гр), признаком авторазрыва, базами команд (Б ОЗУ К, Б ДЗУ К) и чисел (Б ОЗУ Ч, Б ДЗУ Ч), хранящихся в ОЗУ или ДЗУ, а также номером выполняемой команды (NK).

Сигнал  характеризует результат арифметической или логической операции. Сигнал =1, если результат арифметической операции отрицательный, а результат логической операции равен нулю.

Сигналы ₁, ₂, ₃, вырабатываются при загрузке соответственно первого, второго и третьего индексных регистров (И1, И2, И3) в случае переполнения разрядной сетки загружаемого регистра.

Сигналы сбоев со всех схем контроля объединяются в три группы, с учетом времени их поступления.

В первую группу входят сбои:

• со схем контроля первого и второго регистров результатов (РР1,РР2);

• со схем контроля входного регистра (ВР) при записи на него из блока ЗУ;

• обобщенный сбой третьего регистра результата (РР3).

Во вторую группу объединены сбои:

Входного регистра (ВР) при внутренних пересылках;

сбой адресного тракта при обращении к блокам ЗУ (Сб ЗУ).

Третья группа включает сбои:

со схем контроля регистра словосостояния процессора (ССП);

сбой устройства управления каналом (Сб УК);

сигнал  .

Сигнал  характеризует (в случае переполнения разрядной сетки) неверное масштабирование исходных данных, поставленной задачи и вырабатывается при арифметических операциях, если результат оказывается равен или больше единицы.

Вся информация о словосостоянии процессора, выработанная в схеме ССП или поступающая из памяти, принимается на регистр словосостояния процессора (ССП).

Рис.5. Вид регистра словосостояния процессора.

Разряды регистра ССП (рис. 5) с нулевого по третий, отведены под признаки , ₁, ₂, ₃, соответственно.

На входе этих разрядов регистра ССП, собранных на D-триггерах стоит коммутатор на два направления:

а) первое направление поступления этих признаков — с входного регистра (ВР);

б) второе направление — непосредственно со схем выработки признаков.

Сбои первой группы (Сб 1 гр) со схемы объединения заводится на 4-й разряд регистра ССП, второй группы (Сб 2 гр) на 5-й разряд, третьей группы (Сб 3 гр) на 6-й разряд.

Поскольку сбои со схем контроля приходят неодновременно, то перед 4-7 разрядами регистра ССП ставятся промежуточные D-триггера.

Сигнал об авторазрыве (признак авторазрыа) со схемы прерывания программ (Сх Пр) заводится на 7-й разряд ССП.

Во втором байте регистра ССП хранятся базы чисел (Б ОЗУ Ч, Б ДЗУ Ч) и команд (Б ОЗУ К, Б ДЗУ Ч). Они принимаются:

• с входного регистра (ВР) — базы чисел (Б ОЗУ Ч, Б ДЗУ Ч) и команд (Б ОЗУ К, Б ДЗУ К) по командам (УПЯ) или (БПЯ): «Условная передача управления по ячейке», «Условная передача управления по адресу»;

• с входного регистра (ВР) — базы команд (Б ОЗУ К, Б ДЗУ К) по команде БПА;

• с первого регистра результата (РР 1) — базы чисел (Б ОЗУ Ч, Б ДЗУ Ч) по команде УЗУЧ (Изменение базы ОЗУ числа);

• с ПОУ СВ — базы чисел (Б ОЗУ Ч, Б ДЗУ Ч) и команд (Б ОЗУ К, Б ДЗУ К) по сигналу ЗАП ССП.

Третий и четвертый байты регистра ССП отведены под номер команды (N K) и служат для приема:

• с входного регистра (ВР) — адреса перехода по командам УПЯ или БПЯ;

• с первого регистра результата (РР 1) — адреса перехода в команде экстракод (ЭК);

• с сумматора — адреса команды, следующей за выполняемой во всех командах, кроме команд переходов;

• с ПОУ СВ — адреса начальной команды пуска по сигналу ЗАП ССП.

По сигналу НУ весь регистр ССП обнуляется кроме 16 разряда, в который записывается единица и, таким образом, осуществляется формирование адреса первой команды программы.

Информация с регистра ССП поступает в следующие схемы:

• все разряды ССП по команде экстракод (ЭК), по адресу А1 в оперативные регистры (ОР), либо в 16-тый оперативный регистр (ОР), если А1 является адресом ОЗУ, для последующей пересылки через коммутатор записи (Кф3) в ОЗУ;

• первый байт регистра ССП выводится на индикацию на ПОУ СВ;

• признаки , ₁, ₂, ₃, (0-3 разряды) — в схему выработки признака выполняемого перехода по командам перехода по адресу или перехода по ячейке (ПА или ПЯ)

• сбои (4-6 разряды) — в схему выработки признака обобщенного сбоя (Сб ВчУ);

• базы чисел (Б ОЗУ Ч, Б ДЗУ Ч) и команд (Б ОЗУ К, Б ДЗУ К) (2-й байт регистра ССП) — в схему взаимодействия с ЗУ (Сх В ЗУ) для выработки адреса обращения к блокам ЗУ (АМ);

• адрес выполняемой команды (3 и 4-й байты регистра ССП) — на входной регистр (ВР) для формирования адреса следующей команды;

• адрес следующей команды (27-30 разряды регистра ССП), в случае, если он является адресом оперативного регистра (ОР) — на главный регистр адреса (ГРА).

3
.5. Схема оперативных регистров (Сх ОР)

Рис. 6. Схема управления записью в ОР

Схема оперативных регистров (Сх ОР) состоит из двух основных функциональных узлов:

• схемы управления записью в оперативные регистры (Сх У ОР);

• шестнадцати 36-разрядных оперативных регистров (ОР) ВчУ.

3.5.1. Схема управления записью в ОР (Сх У ОР)

Схема управления записью в ОР предназначена для:

• управления записью в оперативные регистры (ОР) ВчУ;

• конфигурирования информации, считанной из памяти по командам пересылок (П1 и П3).

Структурная схема управления записью в ОР представлена на рис 6. И состоит из следующих узлов:

• 3-х разрядного регистра конфигуратора записи (Р Кф З);

• триггера признака полуслова (Т₂);

• регистра признака записи (Р Пр З);

• коммутатора выработки сигналов приема информации с входного регистра (ВР) на оперативный регистр (ОР);

• схемы выработки сигналов Зп 1б – Зп 4б (0б – 3б);

• схемы выработки сигналов управления записью информации в ОР с ПОУ СВ, регистров результатов (РР1, РР2, РР3), регистра словосостояния процессора (ССП); 3,4 б ОР = 1,2 б ОР и номера процессора (№ Пр), запаянного на входном разъеме.

Схема управления записью в ОР собрана на ТЭЗе ЛУС-2-018.

3-х разрядный регистр конфигуратора записи (Р Кф3) предназначен для приема кода конфигурации из входного регистра (ВР) и хранения его на время конфигурирования информации, считанной из ЗУ. Кроме того, он является буферным регистром, запоминающим код конфигурации команды.

На Р Кф З поступает признак конфигурации (5-7 разряды кода команды с ВР) по СИ4, сигнал установки кода 100 (УСТ 100) со схемы управления ВчУ по СИ1.

Признак полуслова (31 разряд РР1-₂) поступает на триггер признака полуслова Т(₂) по СИ4.

Установка кода конфигурации 100 по сигналу со схемы управления ВчУ нужна при работе команды ЭКСТРАКОД, когда содержимое регистра ССП записывается в блок ЗУ.

Конфигурирование информации при записи в ОР и ЗУ осуществляется коммутатором выработки управляющих сигналов.

На коммутатор поступают:

• код конфигурации (5-7 разряды с ВР);

• признак полуслова ₂ (младший разряд адреса А2);

• признак полуслова ₁ (младший разряд адреса А1, поступающего с главного регистра адреса ОР);

• признак ВР (Пр ВР).

Коммутатор вырабатывает шестнадцать управляющих сигналов записи информации из ЗУ в ОР:

1 байт —> 1 байт; 2 байт —> 1 байт; 3 байт —> 1 байт; 4 байт —> 1байт;

1 байт —> 2 байт; 2 байт —> 2 байт; 3 байт —> 2 байт; 4 байт —> 2байт;

1 байт —> 3 байт; 2 байт —> 3 байт; 3 байт —> 3 байт; 4 байт —> 3 байт;

1 байт —> 4 байт; 2 байт —> 4 байт; 3 байт —> 4 байт; 4 байт —> 4 байт;

Управляющие сигналы указывают номер байта информации, пересылаемой из ЗУ на место определенного номера байта в ОР.

Такую пересылку обеспечивает трехразрядный код конфигурации.

Старшее (1, 2 байт) или младшее (3, 4 байт) полуслово, пересылаемое из ЗУ, определяется знаком полуслова ₂. При ₂=0 пересылается старшее полуслово, при ₂=1 пересылается младшее полуслово информации. Место принимаемого полуслова на ОР из ЗУ аналогично определяется признаком полуслова ₂. В зависимости от кода конфигурации и признака полуслова выполняется та или другая конфигурация.

Виды 6-ти различных конфигураций представлены на рис. 4.

Признаки со схемы управления ВчУ поступают на регистр признаков по СИ1.

Схема управления записью в ОР (Сх У ОР), используя признаки приема информации и признак полуслова ₁, вырабатывает управляющие сигналы приема информации в оперативные регистры (ОР) с РР2, ССП, ПОУ, РР1, РР3, 3,4 байт ОР:=1,2 байт ОР, N Пр. Запись информации в ОР с этих направлений не конфигурируется.

Схема управления записью в ОР (Сх У ОР) вырабатывает следующие сигналы:

Характеристики

Список файлов учебной работы