DigitElectrLabsPart1 (Лабы), страница 7

Если проделаеть это в другомпорядке, то подключения получатся другими.Щелкните правой кнопкой мыши по окну коннектора и выберите Edit Icon.В окне редактора иконок выберите Edit→Clear All для очистки рисунка.38В палитре инструментов выберите инструмент ввода текста (T). В очищенном окошкевведите LAB1 (нажмите на клавишу Enter), а затем AND3. В палитре инструментоввыберите инструмент рисования прямоугольника и нарисуйте в окошке прямоугольник.Щелкните по кнопке ОК и сохраните функциональный блок под именем — Lab01_and3.viАналогично создайте 4-х входовой элемент ИЛИ — (4ИЛИ).

Блок–диаграмма должна выглядеть так, как показано на рисунке ниже.Порядок соединения коннекторов и элементов управления приведен на рис. 3.7.Сохраните функциональный блок под именем Lab01_or4.vi.39Рис. 3.7. Порядок соединения элементов управления в логическом элементе 4ИЛИКонтрольное задание 1. Составьте таблицы истинности для разработанных функциональных блоков, реализующих логические функции 3И и 4ИЛИ. Занесите получившиеся таблицы истинности в отчет по лабораторной работе №1.ЛР1.3. Проектирование схемы, реализующую заданную ФАЛВ предыдущем разделе мы научились создавать простые функциональные блоки(sub–VI в терминологии LabVIEW). На основе этих простых блоков создадим болеесложную схему, реализующую заданную ФАЛ (z = x̄2 x1 x0 + x2 x̄1 x0 + x2 x1 x̄0 + x2 x1 x0 ),структурная схема которой представлена на рис.

3.1.Проектирование схемы начнем с того, что зададим каналы ввода–вывода. Для этогов окне «Project Explorer» щелкнем правой кнопкой мышки по пункту меню FPGATarget (Board1, DE FPGA Board) и выберем пункт меню New→FPGA I/O, какпоказано ниже.Доступные в оценочном модуле DE FPGA Board каналы ввода–вывода отобразятсяв левой части окна выбора (рис.

3.8). В секции «Available Resources» раскроем папку40Рис. 3.8. Доступные в DE FPGA Board каналы ввода–выводаSlde Swithes и, пользуясь комбинацией клавиш Ctrl+Shift, выберем переключателиSW0, SW1 и SW2. Нажатием кнопки Add (обведено красным овалом на рис. 3.8)добавим выбранные элементы в проект. Аналогично, раскроем папку «LEDs», выберемсветодиод LED0 и добавим его в проект.Данные виртуальные каналы ввода–вывода соответствуют реальным переключателям и светодиодам, расположенным на оценочной плате.

В частности, задействованныев схеме переключатели и светодиод показаны на рис. 3.9 (обведены желтыми овалами).Рис. 3.9. Реальные каналы ввода–вывода на оценочной платеПосле выполненных манипуляций в «Project Explorer», кроме уже присутствующихтам функциональных блоков Lab01_and3.vi и Lab01_or4.vi, появятся добавленные нами переключатели и светодиод в соответствующих папках (рис.

3.10).41Рис. 3.10. Требуемый набор функциональных блоковВ «Project Explorer» нажмем на правую кнопку мышки на FPGA Target (Board1,DE FPGA Board) и при помощи меню New→VI создадим новый функциональныйблок. При помощи коммбинации клавиш Ctrl+E откроем окно «Block Diagramm».Мышкой перетащим туда из «Project Explorer» переключатели (SW0, SW1, SW2),светодиод (LED0) и созданные нами функциональные блоки логических элементов(3И, 4ИЛИ). Так как для реализации структурной схемы необходимы 4 логическихэлемента 3И, то при помощи мышки и комбинаций клавиш Ctrl+C и Ctrl+V размножим этот элемент.

Далее нажатием правой кнопки мышки в рабочей области окна«Block Diagramm» откроем палитру функций, в которой из субпалитры Boolean выберем логический элемент Not — НЕ (см. рис. 3.11).Рис. 3.11. Выбор элемента НЕДля реализации схемы, представленной на рис. 3.1, потребуются три таких элемента.Затем при помощи мышки выстраиваем все функциональные блоки и соединяемих проводниками согласно заданной схемы. В результате получится блок–диаграмма,42похожая на представленную на рис.

3.12.Рис. 3.12. Блок–диаграмма, реализующая ФАЛНеобходимо отметить, что блок-диаграмма, представленная на рис. 3.12, не соответствует схеме, представленной на рис. 3.1 и, следовательно, описывается ФАЛ отличной от полученной в примере 2.3 СДНФ.Контрольное задание 2. Используя описанную в 3.3 методику, запишите ФАЛ,соответствующую блок–диаграмме, представленной на рис.

3.12. Занесите полученнуюФАЛ в отчет по лабораторной работе №1.Добавим в блок–диаграмму индикаторы для переключателей и выхода, для этогощелкните правой кнопкой мышки по соответствующему проводнику и в контекстномменю выберите Create→Indicator.Переименуйте индикаторы согласно названиям входов (x0 , x1 , x2 ), выходной индикаторназовем OUT.43Переключитесь на «Front Panel» (комбинация клавиш Ctrl+E), на ней будут трииндикатора входов и индикатор выхода.

Можно при помощи мышки изменить их компоновку и внешний вид. Один из вариантов показан на рис. 3.13.Рис. 3.13. Блок–диаграмма и лицевая панельСохраните проект в папку Lab01 под тем же именем — Lab01.ЛР1.4. Проверка результатов проектированияпри помощи DE FPGA BoardПосле того, как схема собрана, проверим её работоспособность при помощи оценочного модуля DE FPGA Board.Убедимся, что питание на ELVIS II+ подано (на рис. 1.3 показано как должныгореть индикаторы), кабель JTAG–программатора подключен к оценочной платформеDE FPGA Board (рис. 1.4).На лицевой панели («Front Panel») нажимаем кнопку RunНачнется процесс компиляции проекта, это может занять определенное время.

Сначала будет сгенерирован промежуточный файл. Затем запустится компилятор, который44создаст двоичный код, необходимый для «прошивки» ПЛИС. По окончании процессакомпиляции код будет автоматически загружен в FPGA Board, она сконфигурируется,и в зависимости от положения переключателей выходной диод будет либо гореть, либонет.Если изменять состояния переключателей, то светодиод не будет реагировать, таккак программа однократно выполнилась и остановилась.Для того, чтобы посмотреть работу программы при различных положениях переключателей, необходимо сначала изменить их положение (см. рис. 3.9), а затем нажатькнопку Run.

Двоичный код конфигурации FPGA загрузится через USB–JTAG кабель.В зависимости от установок входных переменных (x0 , x1 , x2 ), определямых состояниемпереключателей SW0, SW1 и SW2 на оценочной плате, светодиод LED0 (и индикаторOUT на лицевой панели) будет либо гореть либо нет.Если воспользоваться кнопкой запуска Run Continuosly (Запустить в непрерывномрежиме),то можно, изменяя состояния переключателей, наблюдать изменения состояния светодиода LED0 на оценочной платформе DE FPGA Board и индикатора OUT на лицевойпанели («Front Panel») в непрерывном режиме, как показано на рис. 3.14.Рис.

3.14. Проверка результатов проектирования с помощью оценочного модуляОстановить работу оценочного модуля в непрерывном режиме можно при помощикнопки Abort Execution на лицевой панели.45Контрольное задание 3. Запустите собранную схему в непрерывном режиме. Используя разные комбинации включения переключателей SW0÷SW2, проверьте правильность работы схемы. Результаты проверки занесите в таблицу истинности.Сравните получившиеся результаты с данными, приведенными в таблице истинности, описывающей данную схему (табл.

2.4). Результаты сравнения занесите в отчетпо лабораторной работе №1.Выводы по лабораторной работе №1В этой работе:• познакомились с образовательной платформой NI ELVIS II+ и ситемой графического программирования LabVIEW;• научились создавать элементарные функциональные блоки sub-VI на основе примитивов;• научились проектировать иерархические схемы, реализующие заданные функцииалгебры логики, с использованием созданных функциональных блоков;• ознакомились с работой отладочной платы DE FPGA Board;• приобрели навыки проверки результатов проектирования с использованием отладочной платы DE FPGA Board.46Отчет по лабораторной работе №1Контрольное задание 1.

Составьте таблицы истинности для логических элементов,реализующих операции 3И и 4ИЛИ:x23Иx1 x0zx34ИЛИx2 x1 x0zКонтрольное задание 2. Запишите ФАЛ, соответствующую блок–диаграмме, приведенной на рисунке47Контрольное задание 3. Используя разные комбинации включения переключателейSW0÷SW2, заполните таблицу истинности (слева):x2x1(SW2) (SW1)0000010110101111x0(SW0)01010101z(LED0)x200001111x100110011x001010101z00010111Сравните получившийся результат с таблицей истинности, приведенной справа(отметьте галочкой соответствующий результат).Таблицы совпадают — Работу выполнил студент гр.«»Оценка201/»/г.(балла(ов))Работу принял«Таблицы не совпадают — /201г.48/Глава 4МИНИМИЗАЦИЯ ФУНКЦИЙАЛГЕБРЫ–ЛОГИКИВ предыдущей главе было показано, что логическую схему, реализующую заданныйалгоритм преобразования сигналов, можно синтезировать непосредственно по выражению, представленному в виде СДНФ или СКНФ.

Однако полученная при этом схема,как правило, не оптимальна с точки зрения ее практической реализации. Поэтомуисходные ФАЛ обычно минимизируют.Целью минимизации логической функции является уменьшение стоимости ее технической реализации. Следует отметить, что сам критерий, в соответствии с которымвыполняется минимизация ФАЛ, далеко не однозначен и зависит как от типа решаемой задачи, так и уровня развития технологии. Так, в те времена, когда цифровыеустройства строились на дискретных элементах, минимизация числа этих элементови числа построенных на их основе элементарных логических узлов однозначно определяла и уменьшение стоимости технической реализации. С появлением больших исверхбольших интегральных схем (БИС и СБИС), стоимость которых определяется восновном площадью схемы на кристалле и мало зависит от числа входящих в нее транзисторов и других элементов, критерии минимизации ФАЛ претерпели существенныеизменения.

На первое место при проектировании самих ИС выдвигается требованиерегулярности их внутренней структуры и минимизация числа внешних соединений даже за счет увеличения числа элементов и внутренних соединений. Эти требованиядиктуются требованиями повышения надежности электронных средств.Однако при проектировании аппаратуры с применением БИС и СБИС требованиеуменьшения числа корпусов ИС и количества их соединений между собой по-прежнемуостается весьма важным.Требование уменьшения числа элементарных ЛЭ, входящих в разрабатываемое устройство, в настоящее время также не потеряло своей актуальности.