DigitElectrLabsPart1 (Лабы), страница 10

Однако из схемы исключен трехвходной элемент, что, в конечном счете, приводит к упрощению ее технической реализации.Таким образом, выделение при минимизации системы ФАЛ общих областей на картах Вейча позволяет получить наиболее простую ее техническую реализацию. При этомследует иметь ввиду, что общие области могут выделяться не на всех картах, а лишьна части из них.

Как правило, это приводит к упрощению технической реализации.Лабораторная работа №3.Синтез оптимальной схемыкомбинацонного логического устройстваЦель работы:Целью лабораторной работы является синтезировать в LabVIEW логические схемы, реализующие системы фукций алгебры–логики, полученные в разделе 4.3.Результаты проектирования проверить на оценочном модуле DE FPGA Bord исистеме NI ELVIS II+ .60Задание на проектирование:1. Синтезировать схему логического устройства, описанную системой уравнений 4.4.2.

Упростить полученную на предыдущем этапе схему с учетом того, что всистему ФАЛ 4.4 входит ряд общих членов.3. Синтезировать схему логического устройства, описанную системой уравнений 4.5.В проектируемой схеме три входа и три выхода. Входные логические переменные x2 , x1 , x0 должны задаваться при помощи движковых переключателей SW2,SW1, SW0 соответственно. Состояние выходных логических переменных z2 , z1 ,z0 должно отображаться при помощи светодиодов LED2, LED1, LED0 соответственно.Выполнение заданий:В лабораторных работах №1 и №2 был создан ряд простейших функциональныхузлов (логических элементов), которые могут быть использованы при выполнениинастоящей лабораторной работы. Для этого в своей директории создайте папкус именем Lab03 и скопируйте в неё из папок Lab01 и Lab02 Sub-VI — блокидвух– и трехвходовых элементов (И и ИЛИ), созаданных в ходе выполненияпредыдущих лабораторных работ.ЛР3.1.

Синтез логического устройства,описанного тремя функциями алгебры–логикиПорядок выполнения упражнения:• проаналируйте систему ФАЛ (4.4). Самостоятельно синтезируйте логическуюсхему, реализующую данную систему логических функций. Для обозначениялогических операций используйте условные графические обозначения согласноГОСТ 2.743-91;• занесите схему в отчет по лабораторной работе №3;• включите питание образовательной платформы NI ELVIS II+ с установленной наней оценочной платой DE FPGA Board. Запустите на ПК пакет LabVIEW;• создайте в LabVIEW новый проект и сохраните его под именем Lab03_1 в папкуLab03;• используя готовые функциональные sub-VI — блоки, соберите логическую схему,реализующую систему ФАЛ (4.4);• сохраните и откомпилируйте проект;• запустите собранную схему в непрерывном режиме (т.

е. с использованием кнопки Run Continuosly). Используя разные комбинации включения переключателейSW0÷SW2, проверьте правильность работы схемы. Результаты проверки занесите в таблицу.• сравните полученный результат с таблицей 4.4;• результаты сравнения занесите в отчет о выполнении лабораторной работы №3.61ЛР3.2. Синтез упрощенной схемы логического устройстваДо настоящего упражнения мы запускали синтезированные схемы при помощикнопки Run Continuosly.

Данная конфигурация подразумевает, что собранные схемы тактируются от внешнего источника синхронизации, т. е. компьютера. Если в такой конфигурации отключить USB–кабель (см. рис. 1.4), то программа и логическоеустройство работать перестанут. Проверим это:• запустить созданную в п. ЛР3.1 схему логического устройства в непрерывномрежиме (Run Continuosly);• выдернуть USB–кабель из разъема 17 (рис. 1.2);• результат работы устройства занести в отчет по лабораторной работе №3;• вставьте USB–кабель обратно в разъем 17.Однако реальные цифровые логические устройства должны работать без помощиперсонального компьютера. Для этого на «борту» DE FPGA Board имееется собственный задающий тактовый генератор.

Для того, чтобы программа запускалась в непрерывном режиме (т. е. по нажатии кнопки Run), необходимо задействовать внутреннийгенератор тактовых импульсов ПЛИС. Выполним эту операцию в настоящем упражнении.Порядок выполнения упражнения:• упростите полученную в п.

ЛР3.1 схему с учетом того, что все уравнения системыФАЛ 4.4 содержат общие члены x1 · x0 и x2 · x0 ;• синтезируйте логическую схему, реализующую данную систему логических функций. Для обозначения логических операций используйте условные графическиеобозначения согласно ГОСТ 2.743-91;• занесите схему в отчет по лабораторной работе №3.• переконфигурируйте схему, созданную в проекте Lab03_1 согласно новой схемы;• щелкните правой кнопкой мышки где-нибудь в рабочей области окна «BlockDiagramm» и выберите из палитры Structures структуру While loop..62Нарисуйте прямоугольник, заключающий в себе созданную блок–диаграмму;• сохраните новый VI командой меню File→Save As под именем Lab03_2.

Появится окно:.Щелкните по кнопке Continue. . . ;• щелкните правой кнопкой мыши в окне Block–Diagram и добавьте функциюWait из палитры Programming→Timing..63Выберите единицу счета mSecи нажмите кнопку OK;• щелкните правой кнопкой мыши по пиктограмме Wait и выберитеCreate→Constant.Измените значение константы с 0 на 500;• щелкните правой кнопкой мыши по терминалу Loop Condition64и выберите из палитры Boolean константу,например, False Constant ( ). В этом случае терминал Loop Condition должен быть красного цвета, если выбрать True Constant ( ), то терминал LoopCondition должен быть белого цвета.

Переключение цветов (т. е. состояние терминала Loop Condition) осуществляется при помощи мышки;• запустите схему при помощи кнопки Run. Работающую в непрерывном режимесхему можно отключить при помощи кнопки Stop;65• используя разные комбинации включения переключателей SW0÷SW2, проверьтеправильность работы схемы. Результаты проверки занесите в таблицу;• сравните полученный результат с таблицей 4.4;• результаты сравнения занесите в отчет о выполнении лабораторной работы №3;• удалите USB–кабель из разъема 17 (рис.

1.2). На экране компьютера появитсясообщение об ошибке. Виртуальный прибор (VI), созданный в системе LabVIEW,прекратит свою работу, однако прошивка ПЛИС на DE FPGA Board продолжитсвою работу. Убедитесь в этом, задавая различные входные коды при помощидвижковых переключателей SW0÷SW2;• результат работы прибора занесите в отчет по лабораторной работе №3;• закройте проект Lab03_2;• вставьте USB–кабель обратно в разъем 17.ЛР3.3. Синтез оптимальной схемы логического устройстваСпроектированная в п. ЛР3.2 схема работала как тактируемая, т.

к. код логики былвключен в структуру While loop. Это увеличивает задержку, поскольку за один тактсинхронизации операции выполняются только на одном логическом уровне. Кроме этого, необходимы еще два такта синхронизации на осуществеление задержки While loop.Если необходимо, чтобы созданная схема или ее часть работала как комбинационноеустройство1 , необходимо заключить код в структуру Single-Cycle Timed Loop.В этом упражнении рассмотрим создание комбинационной схемы логического устройства, реализующего систему ФАЛ (4.5).Порядок выполнения упражнения:• проаналируйте систему ФАЛ (4.5).

Самостоятельно синтезируйте оптимальнуюсхему логического устройства. Для обозначения логических операций используйте условные графические обозначения согласно ГОСТ 2.743-91;• занесите схему в отчет по лабораторной работе №3;• создайте в LabVIEW новый проект и сохраните его под именем Lab03_3;• соберите в LabVIEW схему согласно синтезированной оптимальной схемы и сохраните проект;• создайте структуру Single-Cycle Timed Loop. Для этого щелкните правой кнопкой мышки в окне «Block Diagramm», в открывшемся окне «Functions» нажмитена кнопку Structures, в появившемся меню выберите пункт Timed Structures,где щелкните по пункту Timed Loop1Разработка типовых схем комбинационных логических устройств будет рассмотрена во второй частилабораторного практикума.66;• появится инструмент для рисования временного цикла. С помощью этого инструмента заключите схему логического устройства в Single-Cycle Timed Loopструктуру.

Блок–диаграмма должна выглядеть так:;• добавьте константу для управления циклом, как это было описано в п. ЛР3.267;• сохраните проект и нажмите кнопку Run;• используя разные комбинации включения переключателей SW0÷SW2, проверьтеправильность работы схемы. Результаты проверки занесите в таблицу;• сравните полученный результат с таблицей 4.4. Убедитесь, что результаты совпадают с полученными в пп. ЛР3.1 и ЛР3.2;• результаты сравнения занесите в отчет о выполнении лабораторной работы №3;• удалите USB–кабель из разъема 17 (рис. 1.2).

На экране компьютера появитсясообщение об ошибке. Виртуальный прибор (VI), созданный в системе LabVIEW,прекратит свою работу, однако прошивка ПЛИС на DE FPGA Board продолжитработу. Убедитесь в этом, задавая различные входные коды при помощи движковых переключателей SW0÷SW2;• результат работы прибора занесите в отчет по лабораторной работе №3;• закройте проект Lab03_3;• вставьте USB–кабель в разъем 17.Выводы по лабораторной работе №3В этой работе:• познакомились с принципами оптимизации структуры логических устройств, описываемых системой ФАЛ;• на практике убедились в идентичности результатов, получаемых при различныхподходах, применяемых при минимизации системы логических уравнений;• научились создавать в системе LabVIEW тактируемые и комбинационные схемылогических устройств.68Отчет по лабораторной работе №3Контрольное задание 1.