DigitElectrLabsPart1 (Лабы), страница 12

Синтез логической схемы в базиселогических элементов 2И–НЕПорядок выполнения упражнения:• запустите LabVIEW и создайте в нем новый проект, сохраните проект под именемLab04_1 в папке Lab04;• используя логические элементы Шртих Шеффера (Not And), соберите схемулогического устройства, представленного на рис. 5.4;• по освоенной в ходе выполнения лабораторной работы №3 методике реализуйтеданную схему как комбинационную (т. е. заключите её в структуру Single-CycleTimed Loop);• запустите проект нажатием кнопки Run.

Используя разные комбинации включения переключателей SW0÷SW2, проверьте правильность работы схемы. Результаты проверки занесите в таблицу.• сравните получившиеся результаты с данными, полученными в ходе выполнениялабораторных работ №1 и №2;• таблицу и результаты сравнения занесите в отчет о выполнении лабораторнойработы №4;• закройте проект Lab04_1.ЛР4.2. Синтез логической схемы в базиселогических элементов 2ИЛИ–НЕРаботоспособность схемы, исследуемой в этом упражнении, необходимо будет проверить при помощи виртуального тестера. Виртуальный тестер — это виртуальныйприбор (Sub–VI — блок), предназначенный для тестирования правильности работыцифровых логических схем.На рабочем столе персонального компьютера находится папка Виртуальный Тестер, откройте её и скопируйте все находящиеся в ней файлы в папку Lab04.Порядок выполнения упражнения:• создайте в LabVIEW новый проект и сохраните его под именем Lab04_2;• в окне «Block Diagramm», используя логические элементы Стрелка Пирса (NotOr), соберите схему логического устройства, представленного на рис.

5.5;• в «Project Explorer» нажмите правую кнопку мышки на FPGA Target и выберитеNew→FPGA I/O;• в открывшемся окне щелкните по General Purpose FPGA Lines, выберите GPIO0,GPIO1, GPIO2 и GPIO878.Добавьте их в проект и нажмите OK. Линии GPIO2, GPIO1 и GPIO0 будут использоваться для передачи сигналов соответствующих значений логических переменных x2 , x1 , x0 , а линия GPIO8 для записи состояния выходной переменной z.• в «Project Explorer» выберите линии ввода/вывода (GPIO. .

. ) и перетащите ихмышкой в «Block Diagramm». По умолчанию все GPIO. . . линии настроены начтение информации из FPGA Board. Линию GPIO8 необходимо перенастроитьна запись. Щелкните правой кнопкой мышки по GPIO8, и в контекcтном менювыберите Change to Write;• проведите оставшиеся соединительные линии;• используя методику, освоенную при выполнении упражнения ЛР3.2, преобразуйте схему в тактируемую от внутреннего генератора ПЛИС. Для константы Waitустановите значение 500 mSec.

Сохраните проект. Собранная схема должна выглядеть примерно так1 :1Обратите внимание, на каких логических элементах собрана приведенная на рисунке схема. Отметьте этот факт в отчете по лабораторной работе №4.79;• нажмите кнопку Run, запустится процесс компиляции проекта. После того, какпроцесс компиляции завершится и двоичный код загрузится в ПЛИС, закройте окно компилятора, нажав на кнопку OK. FPGA Board готова для работы свиртуальным тестером, а программа Lab04_2 выполняется;• настроим виртуальный тестер для работы со схемой.

В окне «Project Explorer» нажмите правую кнопку мышки на иконке My Computer (показано красной стрелкой), в контекстном меню выберите Add→File. . ..80В появившемся окне выберите виртуальный прибор Simple FPGA Tester и нажмите кнопку Add File;• окно «Project Explorer» должно выглядеть следующим образом:;• возьмите у инженера (под расписку) четыре соединительных провода для макетной платы;• физически соедините контакты разъемов BB2 (13 на рис. 1.2) и BB5 (11 нарис. 1.2) согласно следующей таблицыРазъём BB2 Разъём BB5GPIO0DIO0GPIO1DIO1.GPIO2DIO2GPIO8DIO881Зона макетирования должна выглядеть, как показано на рисунке:;• продемонстрируйте инженеру собранную схему. Если схема собрана правильно,он должен расписаться в отчете о выполнении лабораторной работы №4.

Дальнейшее выполнение лабораторной работы без разрешения инженера ЗАПРЕЩЕНО;• нажмите на стрелку в поле Elvis II/II+ Device Name и выберите устройство,соответствующее Elvis II;• измените Number of Inputs на 3 и Number of Outputs на 1. Измените времяWait. . . на 500 ms82;• нажмите кнопку Browse () на Input List File и добавьте файл InputTestData.txtиз папки, в которой находится проект;;• таким же образом добавьте в проект файл ExpectedTestOutput.txt. Файлы InputTestData.txt и ExpectedTestOutput.txt являются обычными текстовыми файлами. Используя Проводник Windows или любой другой файловый менеджер, откройтеих в Блокноте.

В файле InputTestData.txt хранятся входные коды (x2 , x1 и x0 ).Файл ExpectedTestOutput.txt содержит ожидаемые состояния выходного кода (z)83.Отредактируйте эти файлы таким образом, чтобы входные и выходные коды соответствовали таблице истинности 2.4. Сохраните эти файлы.• убедитесь, что проект Lab04_2 продолжает выполняться. Нажмите на кнопкуRun на лицевой панели виртуального тестера..Тест запустится на исполнение, результаты отобразятся на лицевой панели, еслиданные в файлы внесены корретно, то в виртуальном тестере появится надписьTest Passed (тест прошёл);• остановите работу виртуального тестера (кнопка Stop в окне «Simpe FPGA Tester»);• измените в файле ожидаемых значений (ExpectedTestOutput.txt) какое-либо значение с 0 на 1, сохраните этот файл и опять нажмите кнопку Run;84При достижении ошибочного ожидаемого выходного кода выполнение программыпрервётся, появится сообщение об ошибке Test Failed, а при помощи индикаторов (Input/Output — коды) будет показан входной код, состояние сигнала накотором не соответствует ожидаемому выходному значению;• проделайте предыдущий пукт для трёх–четырёх различных выходных кодов.

Результаты проверки занесите в отчет по лабораторной работе №4;• остановите исполнение Lab04_2.vi, закройте проект, закройте LabVIEW, выключите питание оценочного модуля DE FPGA Board и NI ELVIS II+ .Выводы по лабораторной работе №4В этой работе:• познакомились с принципами построения цифровых схем в заданном базисе логических элементов;• научились проверять результаты проектирования при помощи виртуального тестера.85Отчет по лабораторной работе №4Контрольное задание 1. Используя разные комбинации включения переключателейSW0÷SW2, проверьте правильность работы схемы, собранной на логических элементах Штрих Шеффера. Результаты проверки занесите в таблицу:x2x1(SW2) (SW1)0000010110101111x0(SW0)01010101z(LED0)Сравните получившиеся результаты с данными, полученными в ходе выполнениялабораторных работ №1 и №2, сделайте выводы (в письменной форме):Контрольное задание 2.

Синтезируйте в LabVIEW схему на логических элементахСтрелка ПирсаФизически соедините контакты разъемов BB2 (13 на рис. 1.2) и BB5 (11 нарис. 1.2), продемонстрируйте инженеру собранную схему.Схема собрана правильно,дальнейшее выполнение лабораторной работы разрешено,инженер по лаборатории//Опишите работу виртуального тестера для различных кодов в файле Ожидаемых значений, сделайте выводы:86Работу выполнил студент гр.«»Оценка201/г.(балла(ов))Работу принял«»//201г.87/Литература1.

Фрике, К. Вводный курс цифровой электроники / К. Фрике. — М.: Техносфера,2004. — 432 с.2. Опадчий, Ю. Ф. Аналоговая и цифровая электроника. (Полный курс): Учебник длявузов / Ю. Ф. Опадчий, О. П. Глудкин, А. И. Гуров; Под ред. О. П. Глудкина. —М.: Горячая линия–Телеком, 2002. — 768 с.3. Янсен, Й. Курс цифровой электроники: В 4-х т. Т.1. Основы цифровой электроникина ИС / Й. Янсен. — М.: «Мир», 1987.

— Т. 1. — 334 с.4. Отладочная плата NI Digital Electronics FPGA Board. Руководство по эксплуатации /National Instruments Corporation. — 2009. — 50 с.5. ГОСУДАРСТВЕННЫЙ СТАНДАРТ СОЮЗА ССР. — ГОСТ 2.743-91. ЕДИНАЯСИСТЕМАКОНСТРУКТОРСКОЙДОКУМЕНТАЦИИ.ОБОЗНАЧЕНИЯУСЛОВНЫЕ ГРАФИЧЕСКИЕ В СХЕМАХ. ЭЛЕМЕНТЫ ЦИФРОВОЙТЕХНИКИ.88.