Просмтор этого файла доступен только зарегистрированным пользователям. Но у нас супер быстрая регистрация: достаточно только электронной почты!

Текст из файла (страница 7)

// Copyright (c) 1995-2003 Xilinx, Inc.

// All Right Reserved.

////////////////////////////////////////////////////////////////////////////////

// ____ ____

// / /\/ /

// /___/ \ / Vendor: Xilinx

// \ \ \/ Version : 6.3i

// \ \ Application :

// / / Filename : var13.vf

// /___/ /\ Timestamp : 01/30/2006 04:54:22

// \ \ / \

// \___\/\___\

//

//Command:

//Design Name: var13

//

`timescale 1ns / 1ps

module var13(C,

CLR,

PRE,

Q,

Y);

input C;

input [3:1] CLR;

input [3:1] PRE;

output [3:1] Q;

output [3:1] Y;

wire XLXN_6;

wire XLXN_8;

wire XLXN_9;

wire XLXN_10;

wire XLXN_11;

wire XLXN_12;

wire XLXN_36;

wire XLXN_37;

wire XLXN_38;

wire XLXN_39;

FDCP D1 (.C(C),

.CLR(CLR[1]),

.D(XLXN_6),

.PRE(PRE[1]),

.Q(Q[1]));

FDCP D2 (.C(C),

.CLR(CLR[2]),

.D(XLXN_12),

.PRE(PRE[2]),

.Q(Q[2]));

FDCP D3 (.C(C),

.CLR(CLR[3]),

.D(XLXN_11),

.PRE(PRE[3]),

.Q(Q[3]));

AND2B1 XLXI_1 (.I0(Q[2]),

.I1(Q[3]),

.O(XLXN_8));

OR3 XLXI_2 (.I0(XLXN_8),

.I1(XLXN_9),

.I2(XLXN_10),

.O(XLXN_11));

XOR2 XLXI_6 (.I0(Q[2]),

.I1(Q[1]),

.O(XLXN_12));

INV XLXI_7 (.I(Q[1]),

.O(XLXN_6));

AND3B1 XLXI_8 (.I0(Q[3]),

.I1(Q[2]),

.I2(Q[1]),

.O(XLXN_10));

AND2B1 XLXI_9 (.I0(Q[1]),

.I1(Q[3]),

.O(XLXN_9));

AND2 XLXI_10 (.I0(Q[2]),

.I1(Q[1]),

.O(XLXN_36));

AND2B1 XLXI_11 (.I0(Q[3]),

.I1(Q[2]),

.O(XLXN_37));

AND2B1 XLXI_12 (.I0(Q[1]),

.I1(Q[3]),

.O(XLXN_38));

AND2B2 XLXI_13 (.I0(Q[3]),

.I1(Q[2]),

.O(XLXN_39));

AND3B1 XLXI_14 (.I0(Q[2]),

.I1(Q[3]),

.I2(Q[1]),

.O(Y[3]));

OR2 XLXI_15 (.I0(XLXN_37),

.I1(XLXN_36),

.O(Y[1]));

OR2 XLXI_16 (.I0(XLXN_39),

.I1(XLXN_38),

.O(Y[2]));

endmodule

Функциональное моделирование было выполнено в лабораторной работе №4, поэтому здесь приводятся только его результаты для сравнени с результатами временного моделирования:

тестовый файл имеет вид:

Результаты временного моделирования:

Задержка сигнала на выходе:

Программирование не может быть завершено до конца, так как кабель не подключен.

Содержание отчета

1. Наименование работы.

2. Цель работы.

3. Задание согласно Вашему варианту.

4. Отчет проведения трансляции.

5. Отчет о выполнении этапа размещения и трассировки.

6. Результаты выполнения этапа размещения и трассировки в схематической форме.

7. Файл функциональной модели на языке Verilog.

8. Результаты функционального и временного моделирования.

9. Выводы.

Характеристики

Список файлов книги