Просмтор этого файла доступен только зарегистрированным пользователям. Но у нас супер быстрая регистрация: достаточно только электронной почты!

Текст из файла (страница 4)

На странице Simulation Model, вид которой показан на рис. 2.4, представлены параметры временной модели проектируемого устройства.

Рис. 2.4 - Страница Simulation Model диалоговой панели, представляющей параметры процесса временного моделирования

Параметр Bring Out Global Set/Reset Net as a Port используется для включения глобальной цепи сброса/установки кристалла в описание интерфейса моделируемого объекта. Если данный параметр находится в состоянии "включено", то глобальный сигнал сброса/установки триггерных ресурсов кристалла GSR преобразуется в формат порта объекта, который представлен в описании верхнего уровня иерархии проекта. Значение "выключено", принятое по умолчанию, соответствует обычному представлению глобальной цепи сброса/установки ПЛИС.

Значение параметра Global Set/Reset Port Name позволяет указать название порта, соответствующего глобальной цепи сброса/установки кристалла. Данный параметр используется только при условии, что Bring Out Global Set/Reset Net as a Port установлен в состояние "включено". По умолчанию название порта совпадает с идентификатором глобальной цепи сброса/установки - GSR. Новое значение этого параметра вводится с помощью клавиатуры после активизации соответствующего поля редактирования.

Параметр Generate Test Fixture File управляет генерацией тестового файла по результатам моделирования. По умолчанию установлено значение "выключено", которое запрещает автоматическую перезапись тестового файла.

Выполненные изменения значений для параметров инициализации программы ModelSim и временной модели вступают в силу после нажатия клавиши ОК в нижней части диалоговой панели (рис. 2.4).

1. Временное моделирование проекта, реализуемого на базе ПЛИС семейств CPLD

Запуск процесса временного моделирования проекта осуществляется двойным щелчком левой кнопки мыши на строке Simulate Post-Fit Verilog Model в окне процессов Навигатора проекта (рис. 2.1). Если этапы синтеза, размещения и трассировки были проведены успешно, то далее автоматически создается командный файл сеанса временной верификации и производится запуск системы моделирования ModelSim, которая сразу же после инициализации исполняет этот пакетный файл. При отсутствии окончательных результатов этапа реализации проекта (например, в случае их удаления с помощью команды Cleanup Project Files из всплывающего меню Project, или, если размещение и трассировка не проводились) программные средства пакета WebPACK ISE автоматически выполнят все необходимые процедуры, после чего будет активизирован непосредственно процесс временного моделирования.

Для проекта, в котором правильно учтены все временные факторы (выбран кристалл с необходимым быстродействием, заданы и выполнены соответствующие ограничения), результаты временного моделирования отличаются от функционального только наличием задержек между входными и выходными сигналами. В качестве примера, на рис. 2.5, приведены временные диаграммы, полученные в результате полного моделирования проекта.

Рис. 2.5. Результаты временного моделирования проекта 5 разрядного сдвигающего на 2 разряда вправо регистра

Рис 2.6 - Значение временной задержки между тактовым сигналом и сигналом на выходе элемента

Если результаты временной верификации не удовлетворяют предъявляемым требованиям, то следует проанализировать выполнение ограничений, установленных в проекте. Кроме того, рекомендуется обратить внимание на критерии оптимизации, которые были установлены для процессов синтеза и реализации (Implementation) проекта. При необходимости следует внести коррективы во временные и топологические ограничения проекта и/или изменить критерии оптимизации, которая выполняется на этапах синтеза и реализации. После этого нужно повторить все необходимые этапы проектирования, включая полное временное моделирование. Если указанные действия не приносят желаемого результата, то следует выбрать кристалл с более высоким быстродействием.

1. Программирование ПЛИС семейств CPLD в САПР WebPACK ISE

После успешного завершения процесса размещения и трассировки проекта в кристалле ПЛИС и получения приемлемых результатов временного моделирования можно перейти к завершающему этапу процесса разработки цифровых устройств на базе ПЛИС семейств CPLD - загрузки разработанного проекта в кристалл.

На этапе программирования ПЛИС семейств CPLD фирмы Xilinx осуществляется конфигурирование кристалла, предназначенного для реализации алгоритма функционирования проектируемого устройства. Рассматриваемый этап включает в себя две фазы: создание конфигурационной последовательности для разрабатываемого проекта и ее загрузка в кристалл с помощью программных средств, входящих в состав пакета САПР WebPACK ISE.

1. Создание конфигурационной последовательности для проекта, разрабатываемого на основе ПЛИС семейств CPLD

Результаты, полученные на этапе размещения и трассировки проекта в кристалл, не могут непосредственно использоваться для конфигурирования ПЛИС. Их необходимо преобразовать в формат, воспринимаемый средствами программирования. Для загрузки разработанного проекта в кристаллы семейств CPLD с использованием JTAG-интерфейса создается конфигурационная последовательность (файл программирования) в формате JEDEC.

Перед активизацией процесса генерации файла программирования нужно проверить и установить необходимые значения его параметров. Для этого следует в окне процессов (рис. 3.1) щелчком левой кнопки мыши выделить строку Generate Programming File, после чего нажать кнопку, расположенную на оперативной панели Навигатора проекта, или воспользоваться командой Properties контекстно-зависимого всплывающего меню, которое выводится при щелчке правой кнопки мыши.

Рис. 3.1. Выбор строки, активизирующей процесс создания конфигурационной последовательности, в рабочей области основного окна Навигатора проекта

В результате выполненных действий на экране монитора отображается диалоговая панель параметров процесса генерации конфигурационной последовательности, вид которой показан на рис. 3.2.

При использовании кристаллов семейств ХС9500, XC9500XL и XC9500XV в этой панели представлены два параметра. Параметр Signature/User Code позволяет разработчику задать уникальную сигнатуру (код пользователя) в виде строки, включающей не более четырех алфавитно-цифровых символов, которая идентифицирует создаваемую конфигурационную последовательность каждого проекта. После загрузки проекта в кристалл эта сигнатура может быть впоследствии считана с помощью средств программирования. Таким образом, разработчик может при необходимости уточнить, какому проекту (варианту проекта) соответствует конфигурационная последовательность, загруженная в каждый кристалл ПЛИС. Для определения сигнатуры следует щелчком левой кнопки мыши активизировать соответствующее поле редактирования в диалоговой панели (рис. 3.2), после чего ввести с помощью клавиатуры требуемую последовательность символов. По умолчанию в качестве сигнатуры используется название (первые четыре символа) исходного модуля верхнего уровня иерархии проекта.

С помощью параметра Autosignature Generation выбирается способ определения сигнатуры. При использовании значения "включено" средства пакета WebPACK ISE автоматически формируют строку кода. Значение "выключено", установленное по умолчанию, позволяет использовать сигнатуру, указанную разработчиком с помощью параметра Signature/User Code.

Выполнив все необходимые изменения значений параметров процесса генерации конфигурационной последовательности, следует подтвердить их нажатием клавиши ОК в нижней части диалоговой панели (рис. 3.2). После этого активизируется процесс формирования файла программирования двойным

Рис. 3.2. Диалоговая панель параметров процесса генерации конфигурационной последовательности (файла программирования)

щелчком левой кнопки мыши на строке Generate Programming File, расположенной в окне процессов Навигатора проекта (рис. 3.1). Информация о ходе его выполнения отображается в окне консольных сообщений и строке состояния. После успешного завершения этого процесса, отмеченного соответствующей пиктограммой в строке Generate Programming File, можно приступать непосредственно к программированию ПЛИС.

1. Организация программирования ПЛИС семейств CPLD фирмы Xilinx

ПЛИС семейств CPLD, выпускаемые фирмой Xilinx, являются программируемыми в системе (in-system programmable, ISP). Для их конфигурирования не требуется специальных аппаратных средств программирования, хотя их использование также возможно (например, программатора HW-130). Конфигурационная последовательность разрабатываемого проекта может быть загружена из компьютера через специальный загрузочный кабель JTAG-интерфейса. Для программирования ПЛИС семейств CPLD фирмы Xilinx используются только четыре сигнала из совокупности, описанной в спецификации стандарта JTAG (IEEE Standard 1149.1):

• Test Data In (TDI);

• Test Mode Select (TMS);

• Test Clock (TCK);

• Test Data Out (TDO).

Представленные сигналы в процессе конфигурирования подаются на одноименные выводы ПЛИС. Если в состав разрабатываемой системы входят несколько кристаллов ПЛИС, то их специальные выводы, используемые для программирования и периферийного сканирования, могут быть соединены в соответствии со схемой, показанной на рис. 3.3. Таким образом, формируется последовательная цепочка периферийного сканирования кристаллов ПЛИС, подключенная к соответствующей группе контактов JTAG-интерфейса.

Рис. 3.3. Схема соединения выводов ПЛИС, используемых для программирования и периферийного сканирования

Средства программирования пакета WebPACK ISE поддерживают следующие типы загрузочных кабелей:

• JTAG-кабель, подключаемый к параллельному порту (LPT) персонального компьютера (Parallel Download Cable);

• универсальный кабель MultiLinx, подключаемый к последовательному порту (СОМ) персонального компьютера (MultiLinx Download Cable RS-232);

• универсальный кабель MultiLinx, подключаемый к последовательной шине (Universal Serial Bus, USB) персонального компьютера (MultiLinx Download Cable USB).

Модуль программирования iMPACT, входящий в состав пакета WebPACK ISE, позволяет выполнить не только операции конфигурирования и периферийного сканирования для ПЛИС семейств CPLD, FPGA и ISP ППЗУ семейства XC18V00, но и формировать файлы "прошивки" ПЗУ и ППЗУ в стандартных промышленных форматах, поддерживаемых различными аппаратными программаторами.

1. Программирование ПЛИС семейств CPLD с помощью модуля iMPACT пакета WebPACK ISE

Прежде чем приступить непосредственно к работе с модулем программирования ПЛИС IMPACT, рекомендуется присоединить загрузочный кабель к соответствующему порту ПК и специальным контактам платы проектируемого устройства, предназначенным для конфигурирования кристаллов (JTAG-порту). После этого следует подать напряжение питания на разработанное устройство. Такая последовательность обеспечивает возможность автоматического обнаружения и инициализации загрузочного кабеля и цепочки периферийного сканирования кристаллов ПЛИС при активизации программы IMPACT. Если загрузочный кабель подключается после запуска модуля программирования, то в этом случае необходимо выполнить "вручную" операции установки типа и параметров используемого кабеля и инициализации цепочки периферийного сканирования кристаллов.

Характеристики

Список файлов книги