Просмтор этого файла доступен только зарегистрированным пользователям. Но у нас супер быстрая регистрация: достаточно только электронной почты!

Текст из файла (страница 3)

Local Feedback : ON

Pin Feedback : ON

Input Limit : 36

Pterm Limit : 25

Отчет содержит семь основных разделов, в начале каждого из которых указано его название. В разделе Resource Summary приведена общая информация о ресурсах ПЛИС и их использовании для реализации проектируемого устройства. В начале этого раздела указаны данные об общем количестве и числе используемых макроячеек, термов, регистров, выводов и функциональных блоков кристалла. Далее располагается общая статистическая информация о сигналах, выводах, макроячейках, глобальных ресурсах и режиме потребления макроячеек. Раздел Summary of Required Resources содержит подробную информацию о ресурсах ПЛИС, использованных для реализации проектируемого устройства. В разделе Function Block Resource Summary приведены общие статистические данные об использовании функциональных блоков кристалла. В четвертом разделе отчета расположена подробная информация об использовании ресурсов каждого функционального блока ПЛИС. Этот раздел состоит из N самостоятельных, одинаковых по составу, секций с названиями FB1 - FBN, где N - количество функциональных блоков в используемом кристалле. В разделе Implemented Equations представлены логические выражения, описывающие проектируемое устройство на этапе его реализации. Раздел Device Pin Out в наглядной форме отражает назначение всех выводов кристалла ПЛИС после загрузки конфигурационных данных проекта. В заключительной части отчета, Compiler Options, приведены значения основных параметров процесса размещения и трассировки.

Также можно просмотреть результаты размещения элементов в кристалле с помощью приложения Xilinx ChipViewer. Это приложение можно открыть, кликнув мышкой в окне процессов на вкладке View Fitted Design (ChipViewer), рис 1.8.

Рис 1.8 Окно процессов

Р езультаты размещения представлены на рисунке 1.9.

Рис 1.9

Для просмотра временных характеристик распространения сигналов внутри кристалла следует поместить курсор на строку Timing Report и дважды щелкнуть левой кнопкой мыши. Формат отчета о результатах временного анализа определяется выбранным значением параметра Timing Report Format. Обобщенная форма отчета (рис 1.10) включает в себя четыре раздела. В начале отчета приводятся основные сведения об анализируемом проекте, времени и дате создания отчета. В секции Summary приведено минимальное значение периода и максимальная частота внутреннего сигнала синхронизации. Параметр Clock Pad to Output Pad (tCO) содержит значения задержек сигналов на всех выходных контактах ПЛИС, используемых в проекте, по отношению к сигналу синхронизации. В параметре Clock to Setup (tCYC) представлены значения время распространения сигнала для всех цепей, включенных между двумя триггерами или регистрами, управляемыми одним сигналом синхронизации. В разделе Setup to Clock to Setup (tSU or tSUF) приведены значения времени установления для всех входных сигналов данных по отношению к таковому сигналу.

Рис 1.10 Формат отчета о результатах временного анализа

Интерес так же может представлять описание функциональной модели на языке Verilog. Оно представляет собой схемотехническое описание проекта с помощью специального языка. Это описание можно просмотреть, открыв соответствующую вкладку (рис 1.11).

Рисунок 1.11

////////////////////////////////////////////////////////////////////////////////

// Copyright (c) 1995-2003 Xilinx, Inc.

// All Right Reserved.

////////////////////////////////////////////////////////////////////////////////

// ____ ____

// / /\/ /

// /___/ \ / Vendor: Xilinx

// \ \ \/ Version : 6.3.01i

// \ \ Application :

// / / Filename : shema.vf

// /___/ /\ Timestamp : 11/26/2005 19:27:47

// \ \ / \

// \___\/\___\

//

//Command:

//Design Name: shema

//

`timescale 1ns / 1ps

module shema(c,

clr,

pre,

Q);

input c;

input [4:0] clr;

input [4:0] pre;

output [4:0] Q;

FDCP tr_0 (.C(c),

.CLR(clr[0]),

.D(Q[3]),

.PRE(pre[0]),

.Q(Q[0]));

FDCP tr_1 (.C(c),

.CLR(clr[1]),

.D(Q[4]),

.PRE(pre[1]),

.Q(Q[1]));

FDCP tr_2 (.C(c),

.CLR(clr[2]),

.D(Q[0]),

.PRE(pre[2]),

.Q(Q[2]));

FDCP tr_3 (.C(c),

.CLR(clr[3]),

.D(Q[1]),

.PRE(pre[3]),

.Q(Q[3]));

FDCP tr_4 (.C(c),

.CLR(clr[4]),

.D(Q[2]),

.PRE(pre[4]),

.Q(Q[4]));

endmodule

1. Моделирование цифровых устройств, проектируемых на базе ПЛИС семейств CPLD фирмы Xilinx

   1. Этапы моделирования цифровых устройств, разрабатываемых на основе кристаллов семейств CPLD фирмы Xilinx

Только после проведения этапов синтеза, размещения и трассировки становится доступной информация об используемых ресурсах кристалла и задержках распространения сигналов, которая необходима для формирования адекватной модели. В отличие от функционального последующие этапы моделирования выполняются с применением библиотеки SimPrim Library, которая содержит описание элементов на уровне ресурсов кристалла. Эта библиотека позволяет учитывать информацию о задержках распространения сигналов, которая содержится в соответствующих файлах, имеющих стандартный формат SDF (Standard Delay Format). Для проектов, выполняемых на основе ПЛИС семейств CPLD, кроме функциональной модели может быть сформирована только полная временная модель устройства. Таким образом, процесс проектирования систем на базе кристаллов семейств CPLD включает в себя два этапа моделирования: функционального и полного временного. Все виды моделирования цифровых устройств, разрабатываемых в среде САПР WebPACK ISE выполняются с помощью системы HDL-моделирования ModelSim.

Прежде чем приступать непосредственно к выполнению этапов моделирования, необходимо сформировать файл описаний тестовых воздействий, если он не был подготовлен на этапе создания исходных модулей проекта. На всех этапах моделирования может использоваться один и тот же модуль описаний тестовых воздействий. В данном случае используем файл, сформированный в первой лабораторной работе.

По окончании формирования тестового файла следует выделить строку с его названием в окне исходных модулей Навигатора проекта, поместив на нее курсор мыши и щелкнув левой кнопкой. В результате в окне процессов отображается интерактивный список этапов моделирования проектируемого устройства. Содержание окна процедур в этом режиме определяется видом семейства ПЛИС, выбранного для реализации проекта, но независимо от типа используемого кристалла первым в списке является этап функционального моделирования. На рис. 2.1 показан вид рабочей области Навигатора проекта, в которой отображаются этапы моделирования в процессе проектирования устройства на базе ПЛИС семейств CPLD при использовании средств синтеза XST VHDL. Строка Simulate Behavioral VHDL Model соответствует этапу функционального моделирования, a Simulate Post-Fit VHDL Model -полного временного.

Все этапы моделирования проекта выполняются в пакетном режиме. Поэтому далее основное внимание уделяется описанию параметров инициализации программы ModelSim и временной модели, с помощью которых осуществляется управление процессом моделирования. Состав этих параметров зависит от языка описания аппаратуры HDL и средств синтеза, используемых в процессе проектирования.

1. Установка значений параметров временного моделирования проекта

Для контроля и установки требуемых значений параметров временного моделирования нужно в окне процессов (рис. 2.1) щелчком левой кнопки мыши выделить строку Simulate Post-Fit VHDL Model, после чего нажать кнопку, расположенную на оперативной панели Навигатора проекта, или воспользоваться командой Properties контекстно-зависимого всплывающего меню, которое выводится при щелчке правой кнопки мыши. Отображаемая после этого диалоговая панель параметров временного моделирования Process Properties, в отличие от функционального, содержит три страницы, снабженные закладками с их названиями: Simulation Properties, Display Properties и Simulation Model Properties (рис. 2.2).

Страницы Simulation Properties и Display Properties включают в себя все параметры инициализации программы ModelSim и процесса моделирования, присутствующие на одноименных страницах в случае функциональной верификации. Кроме того, страница Simulation Properties для процесса временного моделирования содержит один дополнительный параметр Generate VCD File.

С помощью параметра Generate VCD File осуществляется управление формированием файла результатов в формате VCD (Value Change Dump) в процессе временного моделирования. Этот файл может использоваться, в частности, программой оценки потребляемой мощности XPower. При использовании значения "выключено", установленного по умолчанию, автоматическое создание файла VCD в процессе временного моделирования не производится.

Рис. 2.1. Отображение этапов моделирования устройств, разрабатываемых на базе ПЛИС семейств CPLD, в рабочей области Навигатора проекта пакета WebPACK ISE

Рис. 2.2 - Диалоговая панель параметров процесса временного моделирования (страница Simulation Properties)

Рис. 2.3. Диалоговая панель параметров процесса временного моделирования (страница Display Properties)

Характеристики

Список файлов книги