lab5 (774798), страница 2
Текст из файла (страница 2)
Значение параметра Global Set/Reset Port Name позволяет указать название порта, соответствующего глобальной цепи сброса/установки кристалла. По умолчанию название порта совпадает с идентификатором этой цепи - GSR. Новое значение этого параметра вводится с помощью клавиатуры после активизации соответствующего поля редактирования. Эта опция доступна только в том случае, если параметр Bring Out Global Set/Reset Net as a Port установлен в состояние "включено".
Параметр Generate Test Fixture File управляет генерацией тестового файла по результатам моделирования. По умолчанию установлено значение "выключено", которое запрещает автоматическую перезапись тестового файла.
Вид страницы Programming изображен на рисунке 1.6.
Рис. 1.6. Страница Programming диалоговой панели параметров этапа реализации
Все выполненные изменения параметров размещения и трассировки вступают в силу после нажатия клавиши ОК в нижней части диалоговой панели. Далее следует активизировать процесс размещения и трассировки или поочередно каждую его фазу.
-
Выполнение этапа реализации проектов, разрабатываемых на основе ПЛИС структуры CPLD
Активизация процесса реализации проекта в полном объеме осуществляется двойным щелчком левой кнопки мыши на строке Implement Design в окне процедур Навигатора проекта (рис. 1.1). Информация о ходе его выполнения отображается в окне консольных сообщений. Завершение выполнения каждой фазы этого процесса отмечается соответствующей пиктограммой в строке с ее названием и сопровождается отчетом о полученных результатах. Для просмотра отчета о выполнении трансляции следует дважды щелкнуть левой кнопкой мыши на строке Translation Report. При этом открывается новое рабочее окно в HDL-редакторе, в котором отображается выбранный отчет. Отчет содержит информацию о каждом шаге трансляции (преобразовании EDIF-описаний в формат Xilinx NGD, проверке временных спецификаций, верификации логической структуры проекта), а также об ошибках и предупреждениях.
Чтобы открыть отчет о результатах выполнении размещения и трассировки, следует дважды щелкнуть левой кнопкой мыши на строке Fitter Report, после чего текст отчета отображается в новом окне встроенного HDL-редактора.
Рис 1.7 Вид отчета о результатах размещения и трассировки
Содержание отчета
cpldfit: version G.36 Xilinx Inc.
Fitter Report
Design Name: shema Date: 11-29-2005, 11:25PM
Device Used: XC9536-7-PC44
Fitting Status: Successful
**************************** Resource Summary ****************************
Macrocells Product Terms Registers Pins Function Block
Used Used Used Used Inputs Used
5 /36 ( 14%) 19 /180 ( 11%) 5 /36 ( 14%) 16 /34 ( 47%) 16 /72 ( 22%)
PIN RESOURCES:
Signal Type Required Mapped | Pin Type Used Remaining
------------------------------------|---------------------------------------
Input : 10 10 | I/O : 14 14
Output : 0 0 | GCK/IO : 1 2
Bidirectional : 5 5 | GTS/IO : 0 2
GCK : 0 0 | GSR/IO : 1 0
GTS : 0 0 |
GSR : 1 1 |
---- ----
Total 16 16
MACROCELL RESOURCES:
Total Macrocells Available 36
Registered Macrocells 5
Non-registered Macrocell driving I/O 0
GLOBAL RESOURCES:
Global clock net(s) unused.
Global output enable net(s) unused.
Signal 'clr' mapped onto global set/reset net GSR.
POWER DATA:
There are 5 macrocells in high performance mode (MCHP).
There are 0 macrocells in low power mode (MCLP).
There are a total of 5 macrocells used (MC).
End of Resource Summary
*************** Summary of Required Resources ******************
** LOGIC **
Signal Total Signals Loc Pwr Slew Pin Pin Pin Reg Init
Name Pt Used Mode Rate # Type Use State
Q 3 3 FB1_12 STD FAST 14 I/O I/O RESET
Q 4 4 FB2_1 STD FAST 1 I/O I/O RESET
Q 4 4 FB2_10 STD FAST 35 I/O I/O RESET
Q 4 4 FB1_1 STD FAST 2 I/O I/O RESET
Q 4 4 FB1_7 STD FAST 7 GCK/I/O I/O RESET
** INPUTS **
Signal Loc Pin Pin Pin
Name # Type Use
c FB1_6 8 I/O I
clr FB2_6 39 GSR/I/O GSR
clr FB1_11 13 I/O I
clr FB2_12 33 I/O I
clr FB1_9 11 I/O I
clr FB1_10 12 I/O I
pre FB2_8 37 I/O I
pre FB2_11 34 I/O I
pre FB2_7 38 I/O I
pre FB1_8 9 I/O I
pre FB2_9 36 I/O I
End of Resources
*********************Function Block Resource Summary***********************
Function # of FB Inputs Signals Total O/IO IO
Block Macrocells Used Used Pt Used Req Avail
FB1 3 9 9 11 0/3 17
FB2 2 7 7 8 0/2 17
---- ----- ----- -----
5 19 0/5 34
*********************************** FB1 ***********************************
Number of function block inputs used/remaining: 9/27
Number of signals used by logic mapping into function block: 9
Signal Total Imp Exp Unused Loc Pwr Pin Pin Pin
Name Pt Pt Pt Pt Mode # Type Use
Q 4 0 0 1 FB1_1 STD 2 I/O I/O
(unused) 0 0 0 5 FB1_2 3 I/O
(unused) 0 0 0 5 FB1_3 5 GCK/I/O
(unused) 0 0 0 5 FB1_4 4 I/O
(unused) 0 0 0 5 FB1_5 6 GCK/I/O
(unused) 0 0 0 5 FB1_6 8 I/O I
Q 4 0 0 1 FB1_7 STD 7 GCK/I/O I/O
(unused) 0 0 0 5 FB1_8 9 I/O I
(unused) 0 0 0 5 FB1_9 11 I/O I
(unused) 0 0 0 5 FB1_10 12 I/O I
(unused) 0 0 0 5 FB1_11 13 I/O I
Q 3 0 0 2 FB1_12 STD 14 I/O I/O
(unused) 0 0 0 5 FB1_13 18 I/O
(unused) 0 0 0 5 FB1_14 19 I/O
(unused) 0 0 0 5 FB1_15 20 I/O
(unused) 0 0 0 5 FB1_16 22 I/O
(unused) 0 0 0 5 FB1_17 24 I/O
(unused) 0 0 0 5 FB1_18 (b)
Signals Used by Logic in Function Block
1: Q.PIN 4: c 7: pre
2: Q.PIN 5: clr 8: pre
3: Q.PIN 6: clr 9: pre
Signal 1 2 3 4 Signals FB
Name 0----+----0----+----0----+----0----+----0 Used Inputs
Q X..XX..X................................ 4 4
Q .X.X.X..X............................... 4 4
Q ..XX..X................................. 3 3
0----+----1----+----2----+----3----+----4
0 0 0 0
Legend:
Total Pt - Total product terms used by the macrocell signal
Imp Pt - Product terms imported from other macrocells
Exp Pt - Product terms exported to other macrocells
in direction shown
Unused Pt - Unused local product terms remaining in macrocell
Loc - Location where logic was mapped in device
Pwr Mode - Macrocell power mode
Pin Type/Use - I - Input GCK - Global Clock
O - Output GTS - Global Output Enable
(b) - Buried macrocell GSR - Global Set/Reset
X(@) - Signal used as input (wire-AND input) to the macrocell logic.
The number of Signals Used may exceed the number of FB Inputs Used due
to wire-ANDing in the switch matrix.
*********************************** FB2 ***********************************
Number of function block inputs used/remaining: 7/29
Number of signals used by logic mapping into function block: 7
Signal Total Imp Exp Unused Loc Pwr Pin Pin Pin
Name Pt Pt Pt Pt Mode # Type Use
Q 4 0 0 1 FB2_1 STD 1 I/O I/O
(unused) 0 0 0 5 FB2_2 44 I/O
(unused) 0 0 0 5 FB2_3 42 GTS/I/O
(unused) 0 0 0 5 FB2_4 43 I/O
(unused) 0 0 0 5 FB2_5 40 GTS/I/O
(unused) 0 0 0 5 FB2_6 39 GSR/I/O GSR
(unused) 0 0 0 5 FB2_7 38 I/O I
(unused) 0 0 0 5 FB2_8 37 I/O I
(unused) 0 0 0 5 FB2_9 36 I/O I
Q 4 0 0 1 FB2_10 STD 35 I/O I/O
(unused) 0 0 0 5 FB2_11 34 I/O I
(unused) 0 0 0 5 FB2_12 33 I/O I
(unused) 0 0 0 5 FB2_13 29 I/O
(unused) 0 0 0 5 FB2_14 28 I/O
(unused) 0 0 0 5 FB2_15 27 I/O
(unused) 0 0 0 5 FB2_16 26 I/O
(unused) 0 0 0 5 FB2_17 25 I/O
(unused) 0 0 0 5 FB2_18 (b)
Signals Used by Logic in Function Block
1: Q.PIN 4: clr 6: pre
2: Q.PIN 5: clr 7: pre
3: c
Signal 1 2 3 4 Signals FB
Name 0----+----0----+----0----+----0----+----0 Used Inputs
Q .XXX.X.................................. 4 4
Q X.X.X.X................................. 4 4
0----+----1----+----2----+----3----+----4
0 0 0 0
Legend:
Total Pt - Total product terms used by the macrocell signal
Imp Pt - Product terms imported from other macrocells
Exp Pt - Product terms exported to other macrocells
in direction shown
Unused Pt - Unused local product terms remaining in macrocell
Loc - Location where logic was mapped in device
Pwr Mode - Macrocell power mode
Pin Type/Use - I - Input GCK - Global Clock
O - Output GTS - Global Output Enable
(b) - Buried macrocell GSR - Global Set/Reset
X(@) - Signal used as input (wire-AND input) to the macrocell logic.
The number of Signals Used may exceed the number of FB Inputs Used due
to wire-ANDing in the switch matrix.
;;-----------------------------------------------------------------;;
; Implemented Equations.
FDCPE FDCPE_Q0 (Q[0],Q[3].PIN,c,clr,pre[0]);
FDCPE FDCPE_Q1 (Q[1],Q[4].PIN,c,clr[1],pre[1]);
FDCPE FDCPE_Q2 (Q[2],Q[0].PIN,c,clr[2],pre[2]);
FDCPE FDCPE_Q3 (Q[3],Q[1].PIN,c,clr[3],pre[3]);
FDCPE FDCPE_Q4 (Q[4],Q[2].PIN,c,clr[4],pre[4]);
Register Legend:
FDCPE (Q,D,C,CLR,PRE);
FTCPE (Q,D,C,CLR,PRE);
LDCP (Q,D,G,CLR,PRE);
**************************** Device Pin Out ****************************
Device : XC9536-7-PC44
--------------------------------
/6 5 4 3 2 1 44 43 42 41 40 \
| 7 39 |
| 8 38 |
| 9 37 |
| 10 36 |
| 11 XC9536-7-PC44 35 |
| 12 34 |
| 13 33 |
| 14 32 |
| 15 31 |
| 16 30 |
| 17 29 |
\ 18 19 20 21 22 23 24 25 26 27 28 /
--------------------------------
Pin Signal Pin Signal
No. Name No. Name
1 Q 23 GND
2 Q 24 TIE
3 TIE 25 TIE
4 TIE 26 TIE
5 TIE 27 TIE
6 TIE 28 TIE
7 Q 29 TIE
8 c 30 TDO
9 pre 31 GND
10 GND 32 VCC
11 clr 33 clr
12 clr 34 pre
13 clr 35 Q
14 Q 36 pre
15 TDI 37 pre
16 TMS 38 pre
17 TCK 39 clr
18 TIE 40 TIE
19 TIE 41 VCC
20 TIE 42 TIE
21 VCC 43 TIE
22 TIE 44 TIE
Legend : NC = Not Connected, unbonded pin
PGND = Unused I/O configured as additional Ground pin
TIE = Unused I/O floating -- must tie to VCC, GND or other signal
VCC = Dedicated Power Pin
GND = Dedicated Ground Pin
TDI = Test Data In, JTAG pin
TDO = Test Data Out, JTAG pin
TCK = Test Clock, JTAG pin
TMS = Test Mode Select, JTAG pin
PE = Port Enable pin
PROHIBITED = User reserved pin
**************************** Compiler Options ****************************
Following is a list of all global compiler options used by the fitter run.
Device(s) Specified : xc9536-7-PC44
Optimization Method : SPEED
Multi-Level Logic Optimization : ON
Ignore Timing Specifications : OFF
Default Register Power Up Value : LOW
Keep User Location Constraints : ON
What-You-See-Is-What-You-Get : OFF
Exhaustive Fitting : OFF
Keep Unused Inputs : OFF
Slew Rate : FAST
Power Mode : STD
Ground on Unused IOs : OFF
Global Clock Optimization : ON
Global Set/Reset Optimization : ON
Global Ouput Enable Optimization : ON
FASTConnect/UIM optimzation : ON
![](https://s.studizba.com/z.php?f=/templates/si/i/noavatar.png&w=100&h=100&t=1"){kind=avatar}
