СХЕМ ЛАБ РАБОТА_1 (1274913), страница 2

Просмтор этого файла доступен только зарегистрированным пользователям. Но у нас супер быстрая регистрация: достаточно только электронной почты!

Текст из файла (страница 2)

Рис.3. Условное графическое обозначение логического элемента 2И ( AND2)

На вход логического элемента 2И подаются два сигнала X0 и X1, на выходе появляется сигнал Y. Элемент 2И выполняет следующую логическую функцию
Операция И в булевской алгебре обычно обозначается символом * или , а в языке VHDL обозначается как AND.

entity AND_2 is port( X0 ,X1 : in bit; Y : out bit ); end ;

architecture BEH of AND_2 is

begin

Y <= X0 AND X1;

end ;

Логические элементы могут быть соединены друг с другом, в результате чего образуется логическая схема.

Логическая схема, выходные сигналы которой зависят только от текущих значений входных сигналов, называется комбинационной схемой.

1.3. Задержки распространения сигнала и временные диаграммы работы комбинационных схем

Цифровая(логическая) схема функционирует во времени. При переключениях в комбинационной схеме возникают переходные процессы. В результате сигнал на выходе схемы отстает по времени от сигналов на входе. При проектировании схемы на логическом уровне переходный процесс заменяется временем задержки распространения сигнала от входа до выхода логического элемента. Суммарное время задержки распространения сигнала в комбинационной схеме определяется как сумма времен задержек распространения в логических элементах, определенное по самому длинному(критическому) пути прохождения сигнала.

Завод-изготовитель( в России) обычно указывает только максимальные значения времен задержек при включении из "1" в "0" t_PHL и при выключении из "0" в "1" t_PLH. Для упрощения расчетов вводится средняя величина времени задержки

Время задержки конкретного логического элемента определяются технологическим разбросом в процессе его изготовления. Понятно, что технологический разброс является случайной величиной.

ИНВЕРТОР

На рис. 1.7. показано обозначение, а на рис.1.8 временная диаграмма работа инвертора . На графике выходного сигнала инвертора Y показаны максимальные задержки его распространения t_PHL и t_PLH.

Рис. 7. Временная диаграмма работы инвертора

В результате действия задержек длительность сигнала на выходе инвертора может уменьшиться или увеличиться. Это связано с тем, что времена переключения ( рис.8) значения выходного сигнала из "1" в "0"(Tphl) и из "0" в "1" ( Tplh) разные. Задержки распространения( Tpd-Time of Propagation delay) отмечены на временной диаграмме заштрихованными областями. Обычно используют среднее время задержки элемента (Tpd- Propagation Delay Time)/

VHDL-Описание инвертора под названием NOT_1_DEL со средней задержкой TPD= (Tphl+ Tplh)/2 =3 наносекунды см.ниже.

entity NOT_1_DEL is

generic (TPD: TIME:=3 ns);port ( X : in bit; Y : out bit );

end ;

architecture BEH of NOT_1_DEL is

begin

Y <= NOT X after TPD;

end;

Опция after отражает задержку присваивания выходу элемента нового значения.

На базе VHDL-описания элемента с помощью ЭВМ можно получить и временные диаграммы его функционирования( рис.1.8). Для этого надо создать описание тестирующей программы(test-bench) и прогнать тест на ЭВМ.

Пример тестирующей программы для модели NOT_1_DEL, в которой входной сигнал меняется каждые 10 наносекунд см . ниже. После символов – следует комментарий

entity NOT_1_DEL_TEST is end;

architecture BEH of NOT_1_DEL_TEST is

signal X,Y: bit;

component NOT_1_DEL

generic (TPD: TIME:=3 ns);

port ( X : in bit; Y : out bit );

end component ;

begin

–ниже обращение к модели инвертора

UUT: entity NOT_1_DEL port map ( X , Y );

-- ниже генератор входных сигналов инвертора

X<= NOT X after 10 ns;

End;

Рис.8. Временная диаграмма работы модели NOT_1_DEL.

. Каскадирование и связи логических элементов.

Число входов логического элемента называется коэффициентом объединения по входу. Часто на практике необходимо получить логический элемент или схему с большим числом входов. Для этого применяются схемы каскадирования логических элементов. На рис. 1.9 приведен пример схемной реализации логической функции 3И с помощью элементов 2И. Таблица истинности функции 3И представлена ниже

Обычно под схемой цифрового устройства, как уже указывалось выше, понимают графическую форму, содержащую имена входных и выходных сигналов , УГО элементов и отображение их связей. Схемы можно так же описывать используя другие формы–например табличные, алгебраические, HDL описания и т.д. На рис.1.9 представлены графический и табличный способы описания схемы, реализующей логическую функцию 3И ( Y= A & B & C) на элементах 2И (микросхема ЛИ1) ,

Рис.9 .Графический , табличный и алгебраический способы описания схемы, реализующей функцию 3И (Y= A & B & C) на элементах 2И (микросхема ЛИ1)

В примере ниже приведены два варианта HDL- описания схемы рис.1.0 - структурное (аналог таблицы рис.1.9) и потоковое ( аналог системы уравнений рис.1.10). Задержка элемента 2И принята равной 6 ns.

entity AND_2 is port (D1,D2 : in bit; Y : out bit); end;

architecture BEHAVIOR of AND_2 is

begin Y <= (D1 and D2) after 2 ns ; end;

entity AND_3 is port (A,B,C : in bit; Y : out bit); end;

--структурное описание архитектуры,аналог таблицы связей ниже ----------------

architecture STRUCT of AND_3 is

component AND_2 is port (D1,D2 : in bit; Y : out bit);end component;

signal TMP:bit;

begin

DD1: AND_2 port map (A,B,TMP);

DD2: AND_2 port map (TMP,C,Y);

end;

--потоковое описание архитектуры, аналог системы Булевских уравнений ниже-----

architecture DAT_FLOW of AND_3 is

signal TMP:bit;

begin

TMP<= A and B; Y<= TMP and C;

end;

ТЕСТИРУЮЩАЯ ПРОГРАММА

Пример описания тестирующей программы, в которой воспроизводятся все возможные комбинации входных сигналов элемента 3И c задержкой подачи новой комбинации 10 ns ниже.

entity AND_3_TB is end;

architecture BEH of AND_3_TB is

component AND_3 is port (A,B,C: in bit; Y : out bit);end component;

signal A,B,C : bit; Y : bit);

begin

UUT: AND_3 port map (A,B,C,);

Process begin

A<=’0’; B<=’0’; C<=’0’;Wait for 10 ns;

A<=’1’; B<=’0’; C<=’0’;Wait for 10 ns;

A<=’0’; B<=’1’; C<=’0’;Wait for 10 ns;

A<=’1’; B<=’1’; C<=’0’;Wait for 10 ns;

A<=’0’; B<=’0’; C<=’1’;Wait for 10 ns;

A<=’1’; B<=’0’; C<=’1’;Wait for 10 ns;

A<=’0’; B<=’1’; C<=’1’;Wait for 10 ns;

A<=’1’; B<=’1’; C<=’1’;Wait for 10 ns;

End process;

End;

Генератор сигналов ,состоящий из цепочки инверторов

Генератор сигналов образует замкнутая цепочка инверторов с нечетным числом каскадов Н. Пример его представлен ниже для Н=3. В начале сигнал сброса R =1 и выход У =0, потом изменяем значение сигнала R в 0 и по цепочке распространяется сигнал и ставит У= 1. Достигнув элемента 2И , У=1 переводит его выход в 0 и цикл повторяется.

РИС.10. Схема генератора сигналов из цепочки инверторов и элемента 2ИЛИ-НЕ

Одна из форм описания такой схемы- система Булевых уравнений

_____

A= Y + R

B=A

Y=B

Cоответствующее VHDL описание имеет вид ( задержки всех элементов приняты равными)

Entity GEN is

Generic ( Tdel: time :=10 ns);

Port (R:in bit; Y: inout bit); end;

Architecture beh of GEN is

Signal A,B,C : bit;

Begin

A<= NOT(Y or R) after Tdel;;

C<=D after Tdel;

B<=A after Tdel;

Y<=C;

End;

Entity GEN_TB is END;

Architecture beh of GEN_TB is

Signal R,Y : bit;

Component GEN

Generic ( Tdel: time :=10 ns)

Port (R:in bit; Y: inout bit);

end component ;

Begin

UUT GEN Port map (R, Y);

R<= ‘0’ , ‘1’ after 60 ns;

End;

Гонки сигналов.

Неодинаковое значение времени задержки распространения сигналов в схемах вызывает возникновение в цифровых узлах и устройствах нежелательных явлений – гонок. С помощью буферных элементов( повторителей)элементов надо собрать схему, в котором входной сигнал распространяется по двум независимым цепочкам элементов (рис. 11). В примере сигналы цепочек встречаются на входах выходного элемента 2И.

Рис.11. Схема для исследования гонок сигналов

Пояснения к лабораторной работе:

При проектировании современных схем используются различные системы автоматизированного проектирования(САПР). Для облегчения работы пользователей используются готовые библиотеки моделей логических элементов. В данном практикуме это модели элементов, являющихся компонентами микросхем серии кр1533. Можно элементы библиотеки обозначать латинскими символами , соответствующими именам микросхем , например элемент 2И-НЕ обозначать как LA3 или использовать такие же имена, как использованные в пособии вVHDL примерах- например NAND_2. При построении схем из этих элементов можно использовать графический редактор САПР ( способ 1)либо, если учащийся желает строить их VHDL- описания в виде текста( способ 2).

Нужно самому учащемуся выбрать способ описаний схем, их тестов и вывода результатов моделирования.

СПОСОБ 1

Вариант 1-1.- Он наиболее близкий к физическому эксперименту на лабораторных стендах, выполняемому обычно студентами- очниками.

Они согласно заданию проектируют схему или берут готовую из описания лаб.работы, собирают схему из стандартных элементов, расположенных на стенде, соединяя их проводами. Потом подключают к схеме сигналы от генераторов сигналов или от переключателей, затем подключают выходы схемы к осциллографу . включают питание и смотрят диаграммы выходных сигналов на осциллографе, сверяя их с ожидаемыми.Если, имеется расхождение, исправляют ошибки в схеме и повторяют эксперимент. Так же работают учащиеся , использующие способ 1

Они пользуются библиотеками графических символов элементов и генераторов сигналов, собирая их в схему с помощью графического редактора и запуская моделирование.Вывод результатов осуществляется средствами САПР в форме временных диаграмм. Для этого учащемуся придется изучить инструкцию САПР по просмотрщику временных диаграмм- ( пара страниц)

Способ 1, вариант 1-2

Все то же , что в варианте 1_1, но без моделей генераторов.

Придется задавать временные диаграммы входных сигналов средствами САПР (для чего изучить инструкцию по редактору временных диаграмм входных сигналов - еще пару страниц)

Способ 2. Он предполагает использование языка VHDL и в практикуме по данному курсу не рекомендуется

Вариант 2-0

Характеристики

Список файлов лабораторной работы