!!Руководство по эксплуатации пункта считывания Пальма (1195245), страница 3
Текст из файла (страница 3)
двунаправленного 8-ми разрядного шинного формирователя КР1554АП6. Поддержка внешней системной шины данных осуществляется с помощью
однонаправленных шинных формирователей КР1554АП5. Дешифратор адресов внутренних УВВ собран на ИМС программируемой логики PALCE16V8H-25PC фирмы AMD Corp. Внутри этой же ИМС реализована схема защелкивания адресной линии ADR16.
Для реализации уровней напряжений интерфейса RS-232 применены двунаправленные шинные формирователи с преобразованием уровней напряжения ИМС ADM209AR фирмы Analog Devices. Наличие возможности перевода цифровых выходов этих ИМС в высокоимпедансное состояние (Z) позволяет их непосредственно использовать для входов в шину данных МК Для хранения управляющих сигналов, а также управляющих режимом битов используется регистр КР1554ИР35, асинхронно сбрасываемый системным сигналом RES IN. Выводы 2, 5, 6 и 9 служат сохраняемыми выходами состояний дополнительных сигналов интерфейса RS-232, выводы 12 и 15 содержат информацию о режиме работы последовательного канала обмена информацией 1, а выводы 16 и 19 - информацию о режиме работы канала 2. Сигналы токовых петель интерфейса ИРПС амплитудой 10-12В с внешнего устройства(ПВЭМ) поступают через контакт 1(RXDO,1) разъёма ИРПС 1(2)(см. ниже "лицевая панель..") на вывод 2 двунаправленного шинного формирователя с преобразованием напряжения сигналов. Дешифратор КР155ИД14 переводит двунаправленный шинный формирователь с преобразованием напряжения сигналов в режим направления передачи внешних сигналов к микропроцессору(МПЦ). Его выходной сигнал "RXD)_D амплитудой 5В поступает на МПЦ. В режиме передачи сигналов считывателя внешнему устройству сигнал с МПЦ поступает на контакт 24 двунаправленного шинного формирователя с преобразованием напряжения сигналов и выходной сигнал, амплитудой 10В поступает на контакт 3(TXD0,l) разъёма ИРПС 1(2).
Входные цепи каналов общего назначения поступают через токоограничительные резисторы R12, R13 и R14, R15 (Рис.5) на светодиоды оптопар V3 и V4. Для организации возможности управления каналов общего назначения от входных сигналов, цепи, связанные с анодом фотодиода, подключаются через сопротивления R16 и R17k положительному потенциалу источника питания 5В, а цепи, связанные с катодом светодиода — к отрицательному потенциалу этого же источника.
Рисунок 5 - Схема второго канала общего назначения
Фототранзисторы оптопар включены по схеме с общим эмиттером на фильтрующую нагрузку R23, СЗЗ и R22, С32, а затем поступают на входы формирователя сигнала прерывания DD13, выполненного на программируемой логической ИМС PALCE16V8H-25PC.
При замыкании клемм 7,6(8,9) фототранзистор запирается, при этом на входе DD13 формируется высокий уровень напряжения - сигнал прерывания на подпрограмму формирования сообщения о прохождении колеса ПС над ПЭ-1.
Эта же ИМС обслуживает сигналы , поступающие от кнопки "Кн". Регистр ИМС КР155ИР35 служит для хранения состояний выходных сигналов общего назначениям также сигнала включения мощности СВЧ сигнала. Выходные сигналы каналов общего назначения поступают на каскады формирования, собранные на транзисторной сборке VT3, оптопарах V7, V8 и резисторах R18, R19, R50, R51, R55...R60(b системе САИ "Пальма" не используются).
3.2.2.3 Модуль сигнального процессора . Сигнальный процессор (СП) предназначен для приема и обработки сигналов УНЧ и передачи декодированной информации в ЦПМ.
Основные технические характеристики приведены в табл. 4.
Таблица4
| Электрические характеристики | Значение параметра | ||
| мин. | тип. | макс. | |
| Напряжение питания VCC, В | 4.75 | 5.25 | |
| Ток потребления по источнику VCC, мА | 0.5 | 0.7 | |
| Тактовая частота, МГц | 1 | ||
В основу работы модуля СП положен принцип фильтрации фазовых переходов бинарного сигнала и накопления фазовых состояний. Информационные сигналы от УНЧ поступают на ФНЧ ограничителя помех . После ФНЧ ограничителя помех информационные сигналы "I_ DATA" и "Q_DATA" поступают на входы схем цифрового ФНЧ и детекторов фазовых переходов. Цифровой ФНЧ предназначен для фильтрации коротких фазовых переходов информационных сигналов длительностью не более двух периодов тактовой частоты ФНЧ. Цифровой фильтр реализован на принципе свертки входного сигнала. Детектор фазовых переходов определяет с точностью до периода тактовой частоты положение фазового перехода сигнала входной информации. Сигнал с выхода детектора фазовых переходов поступает на вход детектора разрешенных фазовых состояний (ДРФС). Детектор разрешенных фазовых состояний определяет длительность каждого фазового состояния (с точностью до одного периода тактовой частоты), и формирует разрешающие сигналы для сдвигового накопителя фазовых состояний Принцип работы ДРФС можно рассмотреть на основании структурной схемы рисунке 6.
Рисунок 6
Сигнал RESET поступает от детектора фазовых переходов. По этому сигналу происходит анализ состояния счетчика длительности фазового перехода, а счетчик затем сбрасывается. Если длительность фазового состояния находится в пределах 8... 15 мкс (соответствует частоте 40 кГц+25%), или 20...30 мкс (соответствует частоте 20 кГц +25%), вырабатывается импульс разрешения для сдвигового регистра длительностью в 1 период тактовой частоты CLK. Если длительность фазового состояния к моменту поступления сигнала RESET находилась в диапазоне 0...7 мкс, или 16... 19 мкс, сигнал разрешения сдвига не формируется. В отсутствии сигнала RESET, сигнал разрешения сдвига формируется при изменении состояния счетчика от значения 19 к значению 20, и при изменении состояния счетчика от состояния 29 к состоянию 30. Во втором случае компаратор длительности вырабатывает сигнал останова для счетчика. Счет будет возобновлен только после поступления сигнала сброса. Количество импульсов разрешения сдвига в зависимости от длительности фазового перехода приведено в табл. 5 Таблица 5
| Длительность фазового состояния, мкс | Количество импульсов |
| 0. . .7 | 0 |
| 16...19 | 0 |
| 20. . .30 | 2 |
| более 30 | 3 |
Импульсы разрешения сдвига поступают на вход разрешения сдвиговых регистров. Сдвиговые регистры представляют собой 16-ти разрядные регистры сдвига (два каскадно соединенных 8-ми разрядных регистра). Информация на сдвиговые регистры поступает с выхода цифровых ФНЧ каналов I и Q. При поступлении импульса разрешения сдвига информация со входа сдвигается в регистр. Так как детектор разрешенных фазовых состояний формирует импульсы разрешения сдвига при получении сигнала фазового перехода, то сдвигаться должна предыдущая информация. В связи с тем, что задержка появления импульса сдвига по отношению к переходу фазы входного информационного сигнала составляет 2 периода тактовой частоты в детекторах фазовых переходов организована дополнительная задержка входной информации на 3 периода тактовой частоты. Информация с выходов сдвиговых регистров поступает на детекторы разрешенных кодовых комбинаций .Разрешенные кодовые комбинации и соответствующие им значения приведены в табл. 6. Таблица б
| Кодовая комбинация | Мнемоническое обозначение | Выходной код |
| 01010011 ХХХХХХХ | "0" | 00 |
| 10101100 ХХХХХХХ | "0" | 00 |
| 00110101 ХХХХХХХ | "1 » | 01 |
| 11001010 ХХХХХХХ | « 1 » | 01 |
| 0011010101010101 | «F» | 11 |
| 11001010 10101010 | «F» | 11 |
В зависимости от присутствующей кодовой комбинации на входах детекторов разрешенных кодовых комбинаций выставляется выходной код комбинации. При этом детектор разрешенных кодовых комбинаций выставляет флаг приема одного бита (разрешенной кодовой комбинации) входной информации.
Информация с детекторов разрешенных кодовых комбинаций поступает на арбитражный мультиплексор . Арбитражный мультиплексор на основании информации с I и Q канала, а также усредненной информации о достоверности номера канала выставляет сигналы идентификации наличия битовой информации и код битовой информации в соответствии с табл. 6. Длительность сигнала идентификации битовой информации зависит от кода битовой информации. Если код соответствует "О" или "1", длительность сигнала равна 1 периоду тактовой частоты, если код соответствует маркеру "F", длительность сигнала равна 2 периодам тактовой частоты. Для усреднение информации о достоверности номера в канале используется сигнал компаратора амплитуд каналов I и Q, который управляет разрешением счета внутреннего счетчика. Счетчик сбрасывается при обнаружении достоверной кодовой комбинации арбитражным мультиплексором. Выходная информация представляет собой старшие два разряда счетчика.
Младший бит кода принятого бита поступает на информационный вход сдвигового регистра битовой информации . На его вход разрешения сдвига поступает сигнал идентификации битовой информации. При наличии этого сигнала младший бит записывается в младший разряд сдвигового регистра. Для устойчивой сфазированности информационного и сдвигового сигналов, на
регистр битовой информации поступает противофазный сигнал тактирования. Информация с арбитражного мультиплексора также поступает на
формирователь интерфейсных сигналов. Эта ИМС осуществляет циклический, по модулю 8, счет битовых сигналов. Внутренний счетчик сбрасывается при обнаружении маркера. При достижении счетчиком значения О (принято 8 бит), сигнал на выводе 16 ИМС переходит в логическую "1", формируя требования прерывания для ЦПМ, Кроме того формируется сигнал сброса для детектора разрешенных комбинаций и схемы усреднения информации компаратора каналов, а также сигнал записи в регистр маркера . Регистр маркера, а также регистр режима работы логически размещены в пространстве устройств ввода-вывода (УВВ процессора ЦПМ).
При этом регистр маркера доступен для процессора только по чтению, а регистр режима—только по записи. В пространстве адресов УВВ размещен также сдвиговый регистр битовой информации, который доступен процессору только для чтения.
Формирователь интерфейса с системной шиной - производит дешифрацию адресов, распознает тип цикла шины — запись, чтение или системный сброс, а также осуществляет буферизацию тактового сигнала и сигнала эмулятора датчика. Сигнал эмулятора датчика, формируемый в ЦПМ позволяет провести контроль работоспособности модуля сигнального процессора. В качестве основы разработки модуля СП применены программируемые ИМС PALCE16V8H-25PCO фирмы Advanced Micro Devices (HMCDD1...DD17). Регистр режима и регистр маркера - параллельные регистры КР1554ИР23.
3.2.2.4 Субблок СВЧ.
В состав модуля входят усилитель мощности СВЧ сигнала(УМ СВЧ), смеситель с квадратурным расщеплением сигнала(СМ), полосовой усилитель низкой частоты(УНЧ), формирователь уровней цифровых сигналов и узел включения СВЧ излучения.
Основные электрические параметры соответствуют номинальным напряжениям питания и температуре окружающей среды Т=25 С, если иное не указано в табл. 7. Таблица 7
| Устройств О | Параметр | Обозна чение | Условия | Значение | Единица | |
| мин | макс | |||||
| Задающий генератор | Точность установки выходной частоты | AFCч | 1 | 2 | МГц | |
| Диапазон выходных частот | Fсч | 865,867,869 | МГц | |||
| Выходная Мощность | р | 90 | ПО | мВт | ||
Продолжение таблицы 7
| Усилитель мощности | Коэффициент усиления | Кр | 32 | ДБ | ||
| Выходная мощность | Рант | 1.7 | 2.5 | Вт | ||
| Пороговая чувствительность | Sпор | F=900 МГц Ргет= 35мВт | -65 | ДБ м | ||
| Напряжение шумов на выходах | Uш см | Ргет= 35мВт Zсигн= 50 Ом | MB | |||
| Смеситель | Ток потребления | I см 12 + I см 12- | МА | |||
| Напряжение шумов на аналоговых выходах | Uш унч | Zbx=0 | 5 | MB | ||
| Коэффициент усиления напряжения | КА | Ubx= 5мВ | 50 | Раз | ||
| Усилитель низкой частоты | Рассогласовани е каналов поусилению | Ек | Ubx= 5мВ | |||
| Рассогласовани е детекторных сигналов по усилению | Ед | Ubx= 5мВ | % | |||
| Напряжение логической "1" | Ui | ISOURSE = 1мА | 4 | В | ||
| Напряжение логического "0" | Uo | IsiNC= 1 мА | 0.4 | В | ||
| Ток потребления | Iунч12 + I унч12- | 55 55 | МА мА |
3.2.2.4 Лицевая панель и разъёмы считывателя
![](https://s.studizba.com/z.php?f=/templates/si/i/noavatar.png&w=100&h=100&t=1"){kind=avatar}
