СХЕМ ЛАБ РАБОТА _4 (Лабораторная работа - ACTIVE-HDL)
Описание файла
Файл "СХЕМ ЛАБ РАБОТА _4" внутри архива находится в папке "LAB_RAB_s_ACTIVE-HDL". Документ из архива "Лабораторная работа - ACTIVE-HDL", который расположен в категории "". Всё это находится в предмете "схемотехника" из 2 семестр, которые можно найти в файловом архиве НИУ «МЭИ» . Не смотря на прямую связь этого архива с НИУ «МЭИ» , его также можно найти и в других разделах. .
Онлайн просмотр документа "СХЕМ ЛАБ РАБОТА _4"
Текст из документа "СХЕМ ЛАБ РАБОТА _4"
МИНИСТЕРСТВО ОБРАЗОВАНИЯ И НАУКИ
РОССИЙСКОЙ ФЕДЕРАЦИИ
_____________
ФЕДЕРАЛЬНОЕ АГЕНТСТВО ПО ОБРАЗОВАНИЮ
____________
НАЦИОНАЛЬНЫЙ ИССЛЕДОВАТЕЛЬСКИЙ УНИВЕРСИТЕТ
МОСКОВСКИЙ ЭНЕРГЕТИЧЕСКИЙ ИНСТИТУТ
Кафедра ВМСиС
Поляков А.К.
Москва 2017
СХЕМОТЕХНИКА ЛАБОРАТОРНАЯ РАБОТА 4
Исследование триггеров и регистров .
Код: ____________________
Продолжительность:
160 мин.
Дисциплины:
“Схемотехника”,
Предназначено:
Для студентов по направлению информатика и вычислительная техника в соответствии с учебным планом.
Цель:
Цель работы состоит в ознакомлении с составом современных систем элементов, в изучении основных характеристик функциональных узлов последовательностного типа,
а также овладение практическими навыками моделирования цифровых схем, построенных на элементах среднего уровня интеграции
Результат обучения:
После успешного завершения занятия пользователь должен уметь:
Проектировать простейшие последовательностные схемы и анализировать их методом моделирования с использованием средств САПР
Используемые программы:
ACTIVE –HDL фирмы ALDEC(бесплатная студенческая версия) или бесплатная ISE WEB PACK фирмы XILINX
План занятия:
Самостоятельная работа.
Ознакомление с разделами учебника и теоретической частью работы.
ЛАБОРАТОРНЫЕ ЗАДАНИЯ
Вариант задания соответствует номеру студента в группе
Задание I. Исследование триггеров-защелок типа RS и D.
В задании предлагается исследовать временные параметры схем(согласно варианту) - триггеров, реализованных на элементах 2И-НЕ или 2ИЛИ-НЕ серии кр1533.
(время задержки выходного сигнала по отношению к входному,максимальную частоту смены входных сигналов,условия появления режима генерации(гонки).
Варианты
| № | Тип триггера | Элементы |
| 1 | RS | И-не |
| 2 | RS | ИЛИ-НЕ |
| 3 | D | И-не |
| 4 | D | ИЛИ-НЕ |
| 5 | RS | И,ИЛИ,НЕ |
| 6 | RS | И-не |
| 7 | D | И,ИЛИ,НЕ |
| 8 | D | И-не |
| 9 | D | ИЛИ-НЕ |
| 10 | D | И,ИЛИ,НЕ |
Задание 2. Исследование динамических триггеров типа D или Т входящих в состав серии кр1533. Примечание- если Т-триггер отсутствует в серии, то реализовать его можно на Д- триггере с добавлением логических элементов или JK-триггере. Определить максимальную частоту синхросигнала, на которой работает триггер и задержки выходного сигнала по отношению к активному фронту синхросигнала
Варианты
| № | Тип триггера | Элементы |
| 1 | D | ТМ2 |
| 2 | Jk | ТВ9 |
| 3 | D | ТМ8 |
| 4 | D | ТМ9 |
| 5 | D | ТМ2 |
| 6 | Jk | ТВ9 |
| 7 | D | ТМ8 |
| 8 | D | ТМ9 |
Задание 3. Исследование параллельных регистров серии кр1533.
Четные варианты исследуют регистр ИР22,нечетные – ИР23
Определить максимальную частоту синхросигнала, на которой работает регистр и задержки выходного сигнала по отношению к активному фронту синхросигнала и задержки перехода выходов в высокоимпедансное состояние и сравнить данные моделирования с указанными в справочнике.
Задание 4. Исследование регистра сдвига.
Построить схему трехразрядного регистра сдвига( входные сигналы-clk,rst,x, выходной сигнал-Y )и исследовать его работу моделированием. Определить максимальную тактовую частоту и задержку выхода относительно активного фронта тактового сигнала
Варианты
| № | Тип триггеров, используемых в схеме | Элементы |
| 1 | D | ТМ2 |
| 2 | Jk | ТВ9 |
| 3 | D | ТМ8 |
| 4 | D | ТМ9 |
| 5 | D | ТМ2 |
| 6 | Jk | ТВ9 |
| 7 | D | ТМ8 |
| 8 | D | ТМ9 |
| 9 | D | ТМ9 |
Общие теоретические сведения.
4. УЗЛЫ ЭВМ ПОСЛЕДОВАТЕЛЬНОСТНОГО ТИПА
4.1. Определения.
Последовательностной является логическая схема, выходные сигналы которой определяются текущими и предыдущими входными сигналами.
Состояние последовательностной схемы – это совокупность состояний, значение которых в данный момент времени содержат всю информацию о прошлом, достаточную для описания работы схемы в будущем.
В общем случае переменные состояния могут не иметь конкретного физического смысла. Для цифровых схем переменным состояниям обычно сопоставляется некоторое двоичное число. Изменение состояний проводится в определенные моменты времени, задаваемые внешним тактовым сигналом.
В состав последовательностных логических схем входят элементы с двумя устойчивыми состояниями – триггеры.
4.2. Триггеры
Триггер – логический элемент с двумя устойчивыми состояниями. Состояние триггера определяется логическим уровнем выходного сигнала на прямом выходе (лог. "0" или лог. "1"). Переключение триггера из одного состояния в другое происходит под действием входных сигналов.
Триггер содержит один или несколько входов, обозначаемых символами R, S, K, J, T, D, C, V, и выход, обозначаемый символом Q.
Классификация большого числа разработанных к настоящему времени видов триггеров проводится в основном по типу информационных входов и по динамическим характеристикам.
1. Классификация по типу информационных входов:
Типы информационных входов:
R – вход сброса (Q = 0);
S – вход установки (Q = 1);
К – вход сброса триггера (Q = 0);
J – вход установки триггера (Q = 1);
Т – счетный вход;
D – информационный вход, переключение триггера в состояние, соответствующее логическому уровню на этом входе;
С – управляющий (синхронизирующий, стробирующий) вход;
V – вход для блокирования триггера с целью сколь-угодно длительного хранения ранее записанной информации.
В соответствии с типами входов, триггеры называют:
RS – триггер;
Т – триггер;
D – триггер;
JK – триггер;
DV – триггер;
TV – триггер.
2. Классификация по динамическим характеристикам:
По моменту реакции на входной сигнал триггеры подразделяются на:
– Асинхронные – изменяют свое состояние непосредственно в момент изменения сигнала на его информационных входах;
– Синхронные – меняют свое состояние лишь в определенные (тактовые) моменты времени. Моменты изменения состояния триггера соответствуют активному значению сигнала на синхронизирующем входе C.
Синхронные триггеры по виду активного логического сигнала на С-входе триггера подразделяются на:
– управляемые уровнем синхронизирующего сигнала или триггеры с потенциальным управлением;
– управляемые фронтом или спадом синхронизирующего сигнала или триггеры с динамическим управлением;
– двухступенчатые триггеры или триггеры с импульсным управлением.
4.2.1 Асинхронный RS-триггер.
Асинхронным RS триггером называется следующая схема, собранная на двух логических элементах И-НЕ или ИЛИ-НЕ и охваченная положительной обратной связью. Сигналы на входы триггера могут приходить в произвольные моменты времени.
| R | S | Qt | Qt |
| 0 | 0 | Qt-1 | Qt-1 |
| 0 | 1 | 0 | 1 |
| 1 | 0 | 1 | 0 |
| 1 | 1 | 0 | 0 |
Рис. 4.1 Асинхронный RS-триггер на элементах ИЛИ-НЕ
Исследуем работу триггера.
1. Пусть на вход S DD2 подается сигнал 1, а на вход R DD1 – сигнал 0. Тогда на выходе 
появится сигнал 0, а на выходе Q – сигнал 1. Если теперь сигнал 1 с входа S снять, то схема останется в прежнем состоянии за счет цепей обратной связи, при этом на прямом выходе Q остается сигнал 1. Это установка триггера.
2. Пусть на вход R DD1 подается сигнал 1, а на вход S DD2 – сигнал 0. Тогда на выходе Q появится сигнал 0, на входе – сигнал 1. . Если теперь сигнал 1 с входа R снять, то схема останется в прежнем состоянии за счет цепей обратной связи, при этом на прямом выходе Q остается сигнал 0. Это сброс триггера.
3. Если сигналы ни на один из входов не подаются, то триггер сохраняет текущее состояние.
4. Логические элементы триггера переключаются последовательно. Реальные логические элементы вызывают задержку распространения сигнала. Поэтому имеются малые промежутки времени, в которых логические элементы находятся в одинаковом состоянии.
5. Время установления RS-триггера равно
