МИНИСТЕРСТВО ОБРАЗОВАНИЯ И НАУКИ

РОССИЙСКОЙ ФЕДЕРАЦИИ

_____________

ФЕДЕРАЛЬНОЕ АГЕНТСТВО ПО ОБРАЗОВАНИЮ

____________

НАЦИОНАЛЬНЫЙ ИССЛЕДОВАТЕЛЬСКИЙ УНИВЕРСИТЕТ

МОСКОВСКИЙ ЭНЕРГЕТИЧЕСКИЙ ИНСТИТУТ

В.Н. БАЛАШОВ, А.Ф.КРЮКОВ, И.И.ЛАДЫГИН, А.К.ПОЛЯКОВ

ЦИФРОВАЯ СХЕМОТЕХНИКА

Часть 1

Учебное пособие по курсу "Схемотехника"

для студентов, обучающихся по направлению

"Информатика и вычислительная техника"

Москва Издательство МЭИ 2016

УДК 391

Б202

МИНИСТЕРСТВО ОБРАЗОВАНИЯ И НАУКИ

РОССИЙСКОЙ ФЕДЕРАЦИИ

___________

ФЕДЕРАЛЬНОЕ АГЕНТСТВО ПО ОБРАЗОВАНИЮ

___________

НАЦИОНАЛЬНЫЙ ИССЛЕДОВАТЕЛЬСКИЙ УНИВЕРСИТЕТ

МОСКОВСКИЙ ЭНЕРГЕТИЧЕСКИЙ ИНСТИТУТ

В.Н. БАЛАШОВ, А.Ф.КРЮКОВ, И.И.ЛАДЫГИН, А.К.ПОЛЯКОВ

ЦИФРОВАЯ СХЕМОТЕХНИКА

Часть 1

Учебное пособие по курсу

"Цифровая Схемотехника"

для студентов, обучающихся по направлению

"Информатика и вычислительная техника"

Москва Издательство МЭИ 2016

Пособие предназначено для студентов, изучающих курс "Цифровая Схемотехника ". В курсе рассмотрены принципы работы комбинационных и последовательностных цифровых схем, основные параметры интегральных микросхем, основы проектирования цифровых узлов ЭВМ, программируемые логические интегральные схемы. В курсе применяется как традиционное графическое описание электронных схем, так и на языке описания цифровой аппаратуры VHDL.

У читателей предполагается знание основ Булевой алгебры и одного из языков программирования - желательно Паскаль. Факультативные фрагменты глав и параграфов выделены более мелким шрифтом.

Главы 3-4 написаны Балашовым В.Н., главы 5,6 написаны А.К.Поляковым. главы 1-2 написаны Поляковым и Балашовым совместно. В редактировании пособия и написании отдельных параграфов принимали участие И.И. Ладыгин и А.Ф. Крюков.

Предназначено для студентов, обучающихся по направлению 230100 "Информатика и вычислительная техника".

© Национальный исследовательский университет «МЭИ» 2017

Оглавление

АННОТАЦИЯ НА ЭЛЕКТРОННЫЙ УЧЕБНЫЙ РЕСУРС 7

«СХЕМОТЕХНИКА ЭВМ» 7

Введение 10

Глава 1. Элементы КОМБИНАЦИОННЫХ ЛОГИЧЕСКИХ СХЕМ. 12

(Лекции 1-2) 12

1.1. Сигналы и их модели 12

1.2. Логические функции и логические элементы. 14

1.2.1.Элемент НЕ (NOT-инвертор) 15

1.2.2. Элемент И (AND) 17

1.2.3. Элемент ИЛИ (OR). 18

1.2.4.Элементы И-НЕ (NAND) и ИЛИ-НЕ (NOR). 18

1.2.5.Элемент Исключающее ИЛИ (XOR) 19

1.3. Задержки распространения сигнала и динамические характеристики элементов 20

1.3.1. VHDL-описание теста инвертора. 23

1.4. Основы схемотехники логических элементов, 27

реализуемых по КМОП -технологии . 27

1.4.1. Базовый КМОП инвертор 27

1.4.2. Статические характеристики КМОП инвертора. 30

1.4.3. Динамические характеристики КМОП инвертора. 31

1.4.4. Базовые КМОП логические элементы И-НЕ и ИЛИ-НЕ. 33

1.4.5. Выходной каскад с открытым стоком. 35

1.4.6. Выходной каскад с тремя состояниями. 37

1.4.7. Мощность, потребляемая микросхемами. 38

1.4.8.Многозначные модели сигналов 39

1.4.9. Серии микросхем средней степени интеграции. 42

1.4.10. Статические и динамические характеристики микросхем. 43

Вопросы по главе 1 46

Глава 2. СХЕМОТЕХНИКА КОМБИНАЦИОННЫХ 48

ЛОГИЧЕСКИХ СХЕМ. ( Лекции 3-4) 48

2.1.Способы описаний логических схем 48

2.2. Проектирование комбинационных схем с использованием простейших логических элементов- логических вентилей 49

2.2.1. Реализация логической функции XOR 50

2.2.2. Элементы Булевской алгебры 52

2.2.3. Реализация логической функции двоичного суммирования 53

2.2.4. Реализация логической функции F 56

2.2.5. Реализация схем в логических базисах И-НЕ и ИЛИ –НЕ 60

Вопросы и упражнения к главе 2 61

Глава 3. ЦИФРОВЫЕ УЗЛЫ КОМБИНАЦИОННОГО ТИПА. 62

3.1. Дешифраторы. 62

3.2. Шифратор и кодовый преобразователь. 67

3.2.1. Приоритетный шифратор. 68

3.3. Кодовый преобразователь. 71

3.4. Мультиплексор. 72

3.4.1 Описание мультиплексора 8-1 на VHDL. 73

3.4.2. Реализация логических функций на мультиплексорах. 74

3.5. Цифровой компаратор. ( Лекция 5) 75

3.5.1. Описание цифрового компаратора на VHDL. 76

3.6. Двоичный сумматор. 77

3.6.1. Многоразрядный сумматор с параллельным переносом. 79

3.6.3.Описание сумматора на VHDL. 81

4. ЦИФРОВЫЕ УЗЛЫ ПОСЛЕДОВАТЕЛЬНОСТНОГО ТИПА. 83

4.1. Определения. 83

4.2. Триггеры. 87

4.2.1 Асинхронный RS-триггер-защелка. 88

4.2.2 Описание асинхронного RS-триггера-защелки на VHDL. 90

4.2.3 Асинхронный триггер-защелка на элементах И-НЕ. 91

4.2.5 Описание синхронного RS-триггера на VHDL. 93

4.2.6. D-триггер с управлением уровнем синхросигнала( защелка ). 93

4.2.7. Описание синхронного D-триггера (защелки) на VHDL. 95

4.2.8. Триггеры с динамическим управлением. 95

4.2.9 Описание D-триггера с динамическим управлением на VHDL. 98

4.2.10. Счетный Т-триггер с динамическим управлением. 99

4.2.11. Описание счетного Т-триггера на VHDL. 100

4.2.12. Двухступенчатый D-триггер, срабатывающий по спаду синхроимпульса. 101

4.3. Регистры. (Лекция 7) 102

4.3.1. Параллельные регистры. 103

4.3.3. Регистры сдвига. 105

4.3.4. Описание универсального регистра на VHDL. 107

4.7. Счетчики. 108

4.7.1. Счетчики с непосредственной связью. 109

4.7.2. Вычитающий счетчик с непосредственной связью. 110

4.7.3. Счетчик с параллельным переносом. 111

4.7.4. Счетчики по произвольному основанию. 112

4.7.5. Счетчик по произвольному основанию на микросхемах ИЕ7 и ИЕ18. 114

ГЛАВА 5. ПРОЕКТИРОВАНИЕ СИНХРОННЫХ СХЕМ 119

5.1. Введение в проектирование синхронных схем. 119

5.1.1 Понятие синхронной схемы. 119

5.1.2. Параллелизм и конвейеризация. 121

5.1.3. Сеть распространения синхросигналов. 125

5.1.4. Полезная и вспомогательная часть такта. 128

ГЛАВА 6. ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ ИНТЕГРАЛЬНЫЕ СХЕМЫ (ПЛИС). (Лекции 13-14) 132

6.1. Структуры первых ПЛИС. 133

6.1.1. Программируемая Логическая Матрица (ПЛМ). 133

6.1.2. Программируемая Матрица Логики (ПМЛ-PAL). 135

6.1.3. Схемотехника ПЛИС типа CPLD. 136

6.2. Схемотехника ПЛИС типа FPGA. 137

6.2.1. Логическая ячейка ПЛИС типа FPGA. 138

6.2.2. Дополнительные типы блоков ПЛИС типа FPGA. 141

6.2.3. Конфигурирование ПЛИС. 146

6.2.4 Проектирование систем на ПЛИС. 146

ГЛАВА 7. Двоичная арифметика и Арифметико-логические устройства (АЛУ) (Лекции 15-16) 153

7.1. Системы счисления и перевод чисел из одной системы счисления в другую 153

7.2. Двоичные коды чисел. 155

7.3. Модифицированные обратный (МОК) и дополнительный (МОД) чисел 157

7.4. Функциональная схема АЛУ для сложения и вычитания чисел с фиксированной запятой 158

7.5. АЛУ для умножения чисел с фиксированной запятой 160

7.5.1. Методы умножения чисел 160

7.5.2. Функциональная схема АЛУ для умножения целых чисел. 164

7.6. АЛУ для деления целых чисел 167

7.6.1. Алгоритм деления целых чисел 167

7.6.2. Функциональная схема АЛУ для деления целых чисел. 169

7.7. Матричные умножители 170

7.8. Двоично – десятичные сумматоры 172

7.9. АЛУ для выполнения логических операций. 174

7.10. Микросхемы АЛУ 175

7.11. АЛУ для сложения и вычитания чисел с плавающей запятой 179

7.12. АЛУ для умножения чисел с плавающей запятой 182

ЛИТЕРАТУРНЫЕ ИСТОЧНИКИ 185

АННОТАЦИЯ НА ЭЛЕКТРОННЫЙ УЧЕБНЫЙ РЕСУРС

«СХЕМОТЕХНИКА ЭВМ»

Виды занятий, поддерживаемые электронным ресурсом

Лекции, лабораторные работы, домашние задания, контролирующие тесты, методические материалы. Эти материалы представлены на сайте и доступ к ним по паролю имеет каждый зарегистрированный пользователь ресурса.

Состав ресурса

Пособие СХЕМОТЕХНИКА ЭВМ

Пособие представляет собой электронный конспект лекций, включающий 17 лекций.

Лекционный материал покрывает вопросы от рассмотрения логических функций и характеристик простейших логических элементов типа И,ИЛИ,НЕ до программируемых логических схем(ПЛИС), от проектирования комбинационных логических схем до проектирования синхронных схем с памятью и арифметических устройств.

Как альтернативный вариант учащиеся могут использовать другие пособия по данной тематике, электронные версии которых имеются в Интернете в свободном доступе ( см.список литературных источников в конце пособия) , включая « Цифровая Схемотехника» Е.П. Угрюмова и русский перевод книги Д.М.Харриса ( Harris D. M.) Цифровая схемотехника и архитектура компьютера).Материал пособия предполагает наличие у читателя знаний от изучения предыдущих курсов- разделов : Булева алгебра, Теория Автоматов, Электроника,Программирование.

Лабораторный практикум может выполняться с использованием одной из нескольких программных систем моделирования цифровой аппаратуры, перечень которых приведен ниже, и в том числе с применением систем ACTIVE-HDL и DEEDS.

Практикум на ACTIVE-HDL предполагает обязательное выполнение 6 лабораторных работ.

Лб.1. Освоение системы моделирования и ознакомление с характери-

стиками логических элементов

Лб.2. Проектирование комбинационных схем на простых логических

элементах

Лб.3. Изучение характеристик дешифраторов , мультиплексоров

и сумматоров

ЛБ.4. Изучение триггеров, регистров и счетчиков

ЛБ.5 .Проектирование синхронных схем

ЛБ.6. Исследование ПЛИС и АЛУ

Лабораторный практикум базируется на использовании свободно распространяемой студенческой версии системы моделирования ACTIVE-HDL фирмы ALDEC (Active –HDL Student Edition) и библиотеки графических символов и VHDL-моделей логических элементов серии КР1533, разработанной в МЭИ для поддержки практикума.

Опыт дистанционного обучения показал, что наибольшие трудности возникают у учащихся при скачивании с сайта фирмы ALDEC ( обьем файлов 2 гб)и установке ACTIVE-HDL и библиотеки графических символов и VHDL-моделей логических элементов серии КР1533 на домашних компьютерах. Соответствующие методические материалы в составе нескольких инструкций включены в состав методических материалов практикума и представлены на сайте. В том числе: инструкция по скачиванию и установке системы моделирования ACTIVE-HDL, инструкция по работе с системой ACTIVE-HDL, инструкция по созданию графических образов схем и т.п.

Усеченные версии системы ACTIVE-HDL ( оббьем примерно 400 мб) можно скачатьс сайтов других фирм, например фирмы Lattice.

В случае, если у обучаемого возникают большие сложности в скачивании c сайта ALDEC( примерно 2 гигабайта), установке и использовании студенческой версии системы моделирования ACTIVE-HDL, он, по согласованию с преподавателем, ведущим обучение в группе( тютором), адрес электронной почты которого имеется у обучаемого, может использовать альтернативные ресурсы, часть из которых приводится в списке альтернативных систем моделирования. В этом же списке имеются краткие характеристики этих систем.

Например, практикум ,основанный на применении более простой в установке( обьем скачиваемых файлов системы менее 30 мегабайт) и использовании учебной системы моделирования DEEDS, базируется на имеющиеся в ее базе данных англоязычные описания демонстрационных примеров и описания части лабораторных работ из раздела схемотехника ( в настоящее время МЭИ ведется работа по русификации этих описаний) примерно соответствующих работам на системе ACTIVE-HDL.