Занятие №2 (ЗУ) (Раздаточные материалы), страница 4

По сигналу ''Обращение-1'' схема управления вырабатывает управляющие сигналы: VЕ, СИРА, '' Строб'','' Готов'', '' Занят ''. Управляющий сигнал '' Занят'' поступает в УК и сообщает о работе блока ЗУ-02.

По сигналу СИРА 12 разрядов кода адреса (19р…30р) со схемы приема заносятся на регистр адреса каждого ТЭЗа оперативной памяти.

По сигналу VЕ осуществляется выборка информации из элементов оперативной памяти. Сигнал '' Готов'' поступает в УК и сообщает о готовности выдать считанную информацию блоком ЗУ-02.

По сигналу '' Строб'' осуществляется выдача выбранной информации по коду адреса на усители-передатчики с последующей передачей информации в МЧт.

На этом режим чтения информации завершается.

Режим '' Модифицированная запись ''.

Режим записи в первой своей фразе практически совпадает с режимом чтения. Отличия заключается в том, что одновременно с кодом адреса и кодом контроля адреса поступает признак записи ПЗп.

Момент снятия сигнала ''Занят '' отсчитывается теперь не от сигнала '' Обрашение-1'', а от сигнала '' Обращение-2''.По сигналу '' Обращение-2'' схема управления вырабатывает управляющие сигналы VW\VR,VE, СИРЧ.

Сигналы VE,VW\VR разрешают запись информации в элементы оперативной памяти.

36-разрядный код числа МЗп 0р…МЗп 31р, МЗп 0кр…МЗп 3кр с магистрали записи после магистральных усилителей поступает на регистр числа.

Запись кода числа на регистр числа осуществляется сигналом СИРЧ. Регистр числа, приняв код числа, хранит его. Код числа с регистра числа поступает одновременно на все элементы оперативной памяти, но записывается только в те элементы, на входе которых одновременно присутствуют сигналы VE,VW\VR и код адреса.

На этом режим ''Модифицированная запись'' информации завершается.

Функциональная схема управления блока ЗУ-02 представлена в альбоме схем на стр. 6.

Схема управления состоит из следующих устройств:

• сдвигателя Чт (чтения);

• сдвигателя Зп (записи);

• триггера режима (Д4);

• триггера сбоя (Д16);

• триггера занятости (Д28);

• формирователей управляющих сигналов.

Сдвигатели Чт и Зп представляют собой электронные линии задержки, с помощью которых формируется длительность и временное положение управляющих сигналов блока ЗУ-02. Сдвигатели построены на микросхемах 133ИРI. Сдвигатель Чт – пятиразрядный, сдвигатель Зп – двухразрядный.

Работу схемы управления рассмотрим для двух режимов: ''Чтение'' и ''Модифицированная запись ''.

Режим '' Чтение ''

Сигнал ''Обращения-1'', поступивший на вход Д4 первого разряда сдвигателя Чт, заносится по окончании синхроимпульса СИ 4. С выхода первого разряда сдвигателя Чт поступает на второй разряд через микросхему 133ЛИ1(18) уровень логической ''1''. Одновременно уровень логической ''1'' поступает на вход микросхемы 133ЛН1(Д13), инвертируется и устанавливает триггер занятости (Д28) по входу S в ''1'' состояние. С выхода триггера занятости уровень логической ''1'' поступает на вход микросхемы 133ЛА8 (Д32), а с выхода данной микросхемы формируется сигнал ''Занят'', сообщающий УК о работе блока ЗУ-02. При включении питания триггер занятости устанавливается в состоянии ''0'' сигналом НУ, который формируется в устройстве согласователей уровня.

При отсутствии ошибки при приеме адреса на входах СБ1 и СБ2 будет уровень логической ''1'', а на входе микросхемы 133ЛАЗ (Д11) – уровень логического ''0'', который с приходом сигнала СИРА заносится на триггер сбоя (Д16).

Триггер сбоя устанавливается в ''0'' состояние и запрещает прохождение сигнала со сдвигателя Чт, который определяет временное положение и длительность сигнала ''Сбой'', через микросхему 133ЛА8(Д19).

При наличии ошибки приеме адреса в любом байте кода адреса на входе СБ1 и СБ2 появится уровень логического ''0'', а на выходе микросхемы 133ЛАЗ(Д11) уровень логической ''1'', который с приходом сигнала СИРА поступит на триггер сбоя и разрешит прохождение сигнала ''Сбой'' на УК.

Сигнал СИРА формируется на выходе микросхемы 133ЛИ1(Д35) из синхроимпульсов СИС1 и СИС2.

В режиме '' Чтение'' сигнал ПЗп не поступает на блок ЗУ-02, поэтому на выходе микросхемы 133ЛИ1(Д35) находится уровень логического ''0'', который поступает на вход Д триггера режима (Д4). Сигналом СИРА триггер режима устанавливается в состояние ''0'' и запрещает проход на сдвигатель Зп сигнала 'Обращение-2''.

Дальнейший сдвиг информации сдвигателя Чт осуществляется синхроимпульсами СИС-1, СИ 2, СИС-2.

По переднему фронту третьего разряда сдвигателя Чт формируется управляющий сигнал VE. Передним фронтом четвертого разряда триггер занятости (Д28) и триггер режима (Д4) устанавливаются в состоянии ''0'' и тем самым снимается сигнал ''Занято''. Одновременно по пенреднему фронту четвертого разряда формируется на микросхеме 133ЛА8 (Д25) сигнал ''Готов''. Из 3 и 5разрядов сдвигателя Чт на микросхеме 133ЛАЗ (23) формируется сигнал ''Строб''.

Режим ''Модифицированная запись''.

Режим записи в первой своей фазе практически совпадает с режимом чтения. Отличия заключаются в том, что одновременно с кодом адреса поступает признак записи ПЗп.

ПЗп- импульс положительной полярности, поступает на вход Д триггера режима через микросхему 133ЛИ1(Д35).

Если код адреса принят правильно, т.е. сигналы СБ1 и СБ2 – уровень логической ''1'', то сигнал ПЗп проходит на вход Д триггера режима и сигналом СИРА устанавливается в ''1'' состояние. Уровень логической '’1'' с выхода триггера режима поступает на вход микросхемы 133ЛИ1(Д6), разрешая прохождение сигнала ''Обращение-2'' на вход Д4 первого разряда сдвигателя Зп.

Если код адреса принят со сбоем, то сигнал ПЗп не проходит на вход Д триггера режима, на входе Д устанавливается уровень логического ''0'', триггер режима ставится в состояние ''0'' и запрещает проход на сдвигатель сигнала ''Обращение-2''. При сбое кода адреса уровень логической ''1'' с выхода микросхемы 133ЛАЗ(Д11) одновременно поступает и на вход Д триггера сбоя. По сигналу СИРА триггер сбоя устанавливается в ''1'' состояние и разрешает прохождение сигнала ''Сбой'' на УК.

Сдвигатель Зп – двухразрядный, сдвиг осуществляется синхроимпульсами СИ4, СИ1.Уровень логической ''1'' первого разряда сдвигателя Зп поступает на вход микросхемы 133ЛРЗ(д18). На второй вход микросхемы поступают синхроимпульсы СИС-1 и СИ2. В совокупности все три сигнала формируют сигнал ''СИРЧ''. По переднему фронту второго разряда сдвигателя Зп формируются управляющие сигналы VE, VW\VR. Триггер занятости (Д28) и триггер режима (Д4) устанавливаются в состояние ''0''. Сигнал ''Занято'' снимается.

Оперативная память блока ЗУ-02 конструктивно оформлена в четырех ТЭЗах типа 766.

Структурная схема ТЭЗа 766 и объединение четырех ТЭЗов 766 в оперативную память 4к-36 представлена в альбоме схем на стр. 8.

Каждый ТЭЗ представляет собой оперативную память на 4096 9-разрядных чисел со схемой управления.

ТЭЗ-766 состоит из:

• элементов собственной памяти;

• регистра адреса на двенадцать разрядов;

• дешифратора сигнала разрешения выборки;

• элементов размножения сигналов VE, VW\VR, СИРА;

• элементов приема кода числа и стробов;

• элементов выдачи кода числа в магистраль чтения.

В качестве элементов оперативной памяти применена микросхема 134РУ6.

Микросхема 134РУ6 представляет собой оперативную память статического типа на 1024 бит одного разряда.

Входными сигналами микросхемы 134РУ6 являются:

• 10-разрядный код адреса (входы ДС);

• разрешение выборки (вход VE);

• запись-считывание (вход VW\VR);

• код числа на запись (вход Д).

Для получения объёма одного разряда 4к четыре микросхемы 134РУ6 объединяются по выходу.

Двенадцать разрядов кода адреса со схемы приёма заносятся на регистр адреса каждого ТЭЗа оперативной памяти сигналом «СИРА», пришедшим со схемы управления.

Десять разрядов кода адреса подаются с выхода триггеров регистра адреса, построенного на микросхемах 133ТМ7, непосредственно на выходы ДС микросхем памяти. По входам ДС объединено по восемнадцать микросхем. На первую группу код адреса поступает с единичного выхода, а на вторую – с нулевого выхода регистра адреса.

Два старших разряда кода адреса с регистра адреса поступают на дешифратор сигнала разрешения выборки, на который из схемы управления подается сигнал VE. В зависимости от принятого кода адреса выбирается один из выходов дешифратора.

Микросхемы памяти по входу VE объединяются в группы по девять штук, по одной микросхеме из каждого разряда. Таким образом, в каждом разряде из 4к с помощью сигнала разрешения VE выбирается одна микросхема 134РУ6 емкостью 1К.

По входу Д четыре микросхемы одного разряда объединены и через микросхему 133ЛН1 (Д6, 20), связаны с регистром числа.
Объединенные выходы четырех микросхем одного разряда, подключенные к делителю, связаны с одним входом микросхем 133ЛА8 (Д49, 50, 51), на второй вход которых при чтении поступает сигнал выдачи информации '' Строб''.

Микросхема 134РУ6 может работать в трех режимах:

1. '' Чтение '';

2. '' Запись'';

3. '' Хранение'';

В режиме чтения на вход VE поступает сигнал отрицательной полярности, на вход VW\VR - уровень логической ''1''. Чтение ранее записанного числа происходит по адресу, установленному на входах ДС микросхем 134РУ6, только с тех микросхем, на которые поступает сигнал разрешения выборки. Остальные микросхемы находятся в режиме хранения и на результат считанной информации не влияют.

В режиме запись на входах VE и VW\VR одновременно присутствуют сигналы отрицательной полярности. Запись кода числа, установленного на входе Д данного разряда, по адресу, стоящему на входах ДС микросхем 134РУ6, произойдет только в те микросхемы на входах VE и VW\VR, в которых присутствуют сигналы отрицательной полярности.

В режиме хранения на входах VE всех микросхем 134РУ6 – уровень логической ''1''. Режим хранения информации характеризуется большим выходным сопротивлением, это позволяет объединить микросхемы 134РУ6 по выходу, организовать проводное ИЛИ.

Таблица истинности микросхемы 134РУ6 представлена в табл. 1.

Таблица1

3. Назначение, состав блока ДЗУ-Э-8К-М. Взаимодействие элементов блока ДЗУ-Э-8К-М по структурной схеме.