Просмтор этого файла доступен только зарегистрированным пользователям. Но у нас супер быстрая регистрация: достаточно только электронной почты!

Текст из файла (страница 3)

На рис.5.12. определены два временных параметра, соблюдение которых необходимо для обеспечения правильной работы триггеров синхронных схем.

А) Время предустановки данных Tsu (Tsetup)–минимальный интервал времени перед активным фронтом синхросигнала, в течение которого входной сигнал данных должен быть стабилен.

Б) Время выдержки или удержания данных Th (Thold)–минимальный интервал времени после активного фронта синхросигнала, в течение которого входной сигнал данных должен оставаться стабилен.

Рис.5.12. Необходимые минимальные времена предустановки Tsu и удержания Th данных IN относительно синхросигнала C в D-триггере

Обозначим длительность такта – периода синхросигнала– как Тc. Разделим длительность такта Tc на две части: полезную Tlogic и вспомогательную Tseq.

Вспомогательная часть Tseq– это то время, которое минимально необходимо для правильной работы триггеров .

Для длительности вспомогательной (Tseq ) части такта имеем

Tseq= (Тff + Тsu + Th + Тskew)

Где Тff или Tpd– задержка триггера (Tflip–flop,Trigger Path Delay)

Тsu– необходимое время предустановки сигнала в триггере

Th- время удержания сигнала в триггере

Tskew– разница моментов поступления синхроимпульса на передающий и принимающий регистр.

Доля времени полезной работы (Tl, Tlogic), выполняемой комбинационной частью синхронной схемы определяется соотношением

Тlogic=Тc - Tseq

Чем меньше тактовый период Тс при неизменном Tseq, тем меньше времени остается для срабатывания комбинационной части схемы Тlogic.

Если вернуться к конвейерным схемам, то в неизменном Tseq виден предел роста стадий конвейера.

Если рассматривать вопросы синхронизации в микросхемах БИС, то

дополнительным фактором увеличения вспомогательной доли такта в БИС, производимых с технологическими нормами менее 130 нанометров, является неидентичность экземпляров микросхем. Неидентичность возникает из– за нестабильности технологического процесса изготовления БИС (ограниченная точность литографии и т.п.). В частности необходимо учитывать статический разброс задержек синхросигналов (clock uncertainty) в цепях разводки синхросигналов в различных экземплярах микросхем. Кроме того еще необходимо учесть фактор возможного динамического дрожания синхросигнала (Сlock Jitter) и искажения его формы.

C учетом этих факторов время отводимое на вспомогательную долю такта возрастает:

Tseq= Тff + Тsu + Th + Тskew + T uncertainty,

Из вышесказанного вытекает, повторяем, что по мере увеличения частоты синхросигнала и соответственно, уменьшения времени тактового периода Тс падает доля его полезной части. Для технологии изготовления микросхем с нормой 130 нанометров при тактовой частоте их работы 500 мегагерц доля вспомогательной части такта составляет около 30 процентов, а при частоте 1 гигагерц уже более 40 процентов.

Использование в устройстве или микросхеме областей локальной синхронизации (такт– доменами) позволяет уменьшить долю вспомогательной части такта, определяемую нестабильностью синхросигналов, за счет уменьшения числа каскадов и максимальных длин путей в более коротком дереве разводки локальных синхросигналов. Но возникает проблема передачи данных между такт доменами( Clock domain crossing) которая не всегда просто решается.

ПРИЛОЖЕНИЕ 1

Отечественные микросхемы и их зарубежные аналоги

Отечественные микросхемы	Зарубежный аналог		Отечественные микросхемы	Зарубежный аналог
Дешифраторы			КР***КП12	74***253
КР***ИД4	74***155		КР***КП13	74***298
КР***ИД7	74***138		КР***КП14	74***258
КР***ИД14	74***139		КР***КП15	74***251
Счетчики			КР***КП16	74***157
КР***ИЕ2	74***90		КР***КП17	74***353
КР***ИЕ5	74***93		КР***КП18	74***158
КР***ИЕ6	74***192		КР***КП19	74***352
КР***ИЕ7	74***193		Логические элементы И-НЕ
КР***ИЕ9	74***160А		КР***ЛА1	74***20
КР***ИЕ10	74***161		КР***ЛА2	74***30
КР***ИЕ11	74***162		КР***ЛА3 (2И-НЕ)	74***00
КР***ИЕ12	74***190		КР***ЛА4	74***10
КР***ИЕ13	74***191		КР***ЛА6	74***40А
КР***ИЕ18	74***163		КР***ЛА7	74***22
КР***ИЕ19	74***393		КР***ЛА8	74***01
Регистры			КР***ЛА9	74***03
КР***ИР9	74***165		КР***ЛА10	74***12А
КР***ИР10	74***166		КР***ЛА12	74***37
КР***ИР22	74***373		КР***ЛА13	74***38
КР***ИР23	74***374		КР***ЛА21	74***1000А
КР***ИР24	74***299		КР***ЛА22	74***1020А
КР***ИР29	74***323		КР***ЛА23	74***1003А
КР***ИР30	74***259		КР***ЛА24	74***1010А
КР***ИР32	74***170		Логические элементы ИЛИ-НЕ
КР***ИР33	74***573		КР***ЛЕ1 (2ИЛИ-НЕ)	74***02
КР***ИР34	74***873		КР***ЛЕ4	74***27
КР***ИР35	74***273		КР***ЛЕ10	74***1002А
КР***ИР37	74***574		КР***ЛЕ11	74***33А
КР***ИР38	74***874		Логические элементы И
Мультиплексоры			КР***ЛИ1 (2И)	74***08
КР***КП2	74***153		КР***ЛИ2	74***09
КР***КП7	74***151		КР***ЛИ3	74***11А
КР***КП11	74***257		КР***ЛИ4	74***15А
Логические элементы И			Буферный элемент с ОК
КР***ЛИ6	74***21		КР***ЛП17	74***1035

АЛУ

Окончание табл. П1

Отечественные микросхемы	Зарубежный аналог			Отечественные микросхемы		Зарубежный аналог
КР***ЛИ8	74***1008А			Лог. эл-т 4И-2ИЛИ-НЕ
КР***ЛИ10	74***1011А			КР***ЛР4		74***55
Логические элементы ИЛИ					Лог. эл-т 2И-2ИЛИ-НЕ
КР***ЛЛ1	74***32			КР***ЛР11		74***51
КР***ЛЛ4	74***1032А			Лог. эл-т 3-2-2-3И-4ИЛИ-НЕ
Логические элементы НЕ					КР***ЛР13		74***54
КР***ЛН1	74***04 (2ИЛИ)			JK-триггеры
КР***ЛН2	74***05			КР***ТВ6		74***107
КР***ЛН7	74***368			КР***ТВ9		74***112А
КР***ЛН8	74***1004			КР***ТВ10		74***113А
КР***ЛН10	74***1005			КР***ТВ11		74***114А
Лог. эл-т Исключающее ИЛИ					КР***ТВ15		74***109
КР***ЛП5	74***86			D-триггеры
Буферный эл-т с 3-мя сост.					КР***ТМ2		74***74
КР***ЛП8	74***125			КР***ТМ7		74***75
Лог. эл-т Исключ. ИЛИ с ОК					КР***ТМ8		74***175
КР***ЛП12	74***136			КР***ТМ9		74***174
Буферный элемент					Триггер с раздельным запуском
КР***ЛП16	74***1034			КР***ТР2		74***279

ЛИТЕРАТУРНЫЕ ИСТОЧНИКИ

Помимо представленных в каталогах ПОСОБИЕ и МЕТОДИЧКИ АКТИВ-ШДЛ файлов рекомендуются

Характеристики

Список файлов лабораторной работы