Лекция №9. Моделирование устройств на функционально-логическом уровне (1245002)

Просмтор этого файла доступен только зарегистрированным пользователям. Но у нас супер быстрая регистрация: достаточно только электронной почты!

Текст из файла

Лекция 9.Моделирование устройств на функционально-логическом уровнеВ логическом моделировании оперируют понятиями функциональных моделей элементов, то естьпредставление элементов в виде "черных ящиков", для которых связь между входными и выходнымисигналами задается в виде булевых уравнений, таблиц истинности или описывается другими способами.Простейшие элементы, составляющие базу данных, используются для описания более сложных устройств.Логическое моделирование вычислительных устройств используется для исследования ихработоспособности, получения временной диаграммы работы устройства, анализа состояния сигналов ирисков сбоя.В зависимости от способа учета времени распространения сигнала методы делятся на синхронный(без учета задержек в элементах схемы) и асинхронный (с учетом задержек), по организации очередностимоделирования - пошаговый и событийный.

В зависимости от способа представления сигналов - надвоичный и многозначный (троичный, пятизначный и др.), по способу организации работы программы - наметод компиляции и метод интерполяции.Основная задача, решаемая методами логического моделирования – оценка качества предлагаемоговарианта логической схемы. Эта оценка, как правило, является многоступенчатой.Первоначально проверяют схему на соответствие заданным функциям без учета задержек сигналов. Такаяпроверка может быть выполнена при относительно небольших затратах машинного времени и позволяетвыявить ошибки в структуре, допущенные при синтезе (неправильные, лишние или отсутствующие связи,ошибочно выбранные элементы схемы и т.п.).После устранения выявленных ошибок можно продолжить анализ, переходя к использованию болееподробных моделей блока, например учитывающих задержки элементов.

Это дает возможность выявитькритические состязания сигналов, возникающие в асинхронных схемах, а также обнаружить другие причинысбоев. Поскольку анализ может быть выполнен для нескольких сравниваемых вариантов схем, естьвозможность выбрать наилучший из них, например, с позиций быстродействия.На первом этапе схема исследуется на соответствие заданным функциям без учета задержек сигналов,ограничений элементной базы и внешних условий.

Синхронное двоичное моделирование позволяетпроверить соответствие логической схемы системе заданных логических функций без учета задержек вэлементах и рисков сбоя. Подобная проверка не требует больших затрат машинного времени и позволяетвыявить ошибки в структуре устройства, допущенные при его синтезе.y = f(x1, x2, ..., xn) , где y - выходной сигнал; x1, x2, ..., xn - входные сигналы элемента.Моделирование синхронных моделей логических схем выполняется методами решения систем логическихуравнений, к ним относятся метод простой итерации и метод Зейделя.Метод простой итерации состоит в том, что уравнение f(x)=0 заменяем на основе равносильныхпреобразований уравнением вид x=j(x),а затем строим последовательностьприближенийк корню уравнения x* по правилуздесь k-номер итерации. Корень уравнения определяют приближенно с относительной погрешностью, x* -точное решение.

Иногда для окончания алгоритма выбирается максимальноеколичество итераций, которое будет проведено.Рис. 1.Для схемы (рис.1) математическая модель есть система следующих логических уравнений1) e=ac2)3)4) f=b5) h=6)cВходные сигналы меняют свое состояние следующим образом a: 0-0, b: 1-0, c: 1-1, d: 0-1.(вектор начальногосостояния). В таблице 1 представлено ее решение методом простой итерации.Таблица 1Итерации прекращаются, когда два идущих друг за другом набора сигналов совпадают.

Согласно этомуметоду в уравнения подставляются значения, полученные на предыдущей итерации.В методе Зейделя в уравнения подставляются значения получения на текущей итерации. В таблице 2представлено решение этим методом.Таблица 2. Как видно, число итераций сократилось до четырех.Что бы еще повысить эффективность решения используется предварительное упорядочивание(ранжирование) уравнений модели, т.е.

решение логических уравнений в порядке, соответствующемпоследовательности прохождения сигналов через элементы схемы.Ранжировать означает, что к моменту решения каждого уравнения, значения всех его входных сигналовточно известны. Ранжирование заключается в присвоении элементам и переменным модели рангов всоответствии со следующими правилами:1) в схеме разрываются все контуры обратной связи, что приводит к появлению дополнительных входов(псевдовходов);2) все входные переменные (в том числе и псевдовходы) получают ранг 0;3) элемент и его выходные переменные получают ранг k, если у элемента все входы проранжированы истарший из них равен k-1.4) Выражения, составляющие модель схемы, располагаются в порядке возрастания рангов. В схемах с обратной связью метод Зейделя с ранжированием уравнений порождает несколько итераций, но их количествосущественно меньше, чем в методе простой итерации и методе Зейделя без ранжирования.

Для схемы рис.1проранжированная последовательность уравнений будет иметь вид:1) e=ac2) f=bc3)4) h=5)6)Таблица 3.В таблице 3 представлено решение методом Зейделя с ранжированием. Число итераций сократилось до двух.В основе событийного моделирования лежит обработка процессов только для элементов сизменившимися входными значениями сигналов. Анализ работы цифровых схем показывает, чтоодновременно в активном состоянии находятся лишь 1 - 10 % всех логических элементов, поэтомусобытийное моделирование обладает более высоким быстродействием по сравнению со сквозным.Решение исходной системы уравнений событийным методом представлено в таблице 4.Всего в процессе решения к моделям элементов пришлось обращаться семь раз, тогда как безиспользования событийного метода таких обращений было 36. Отсутствие изменяющихся переменных нашестой итерации свидетельствует об окончании итераций.Табл.4Логические сигналы передаются и обрабатываются параллельно.

К моделированию логических схемпривлекаются методы и средства параллельного выполнения процессов. Например, логический блок 3 будетактивироваться, как только произойдет изменение значения на выходе логического блока 1 или логическогоблока 2 и поток сигналов может проходить через все блоки одновременно. Cобытия, возникающие привыполнении параллельных процессов, порождаются последовательно.

Подобное допущение частоиспользуется и в другой, широко известной асинхронной модели параллельных вычислений – сетях Петри.Специфика задачи позволяет не дожидаться всех данных, осуществляя суммирование любых появившихсяэлементов.Язык описания аппаратуры должен иметь средства для отображения такой одновременности. В языке VHDLэто требование реализуется при помощи механизма процессов. Каждый процесс представляет некоторыйлогический блок моделируемой схемы, причем все процессы выполняются параллельно. Если системамоделирования работает на одном процессоре, то, естественно, фактически они будут выполнятьсяпоследовательно, однако с точки зрения моделирования это будет выглядеть так, как если бы онивыполнялись параллельно.Вторым этапом исследования является проверка работоспособности устройства с учетом задержекэлементов, составляющих его структуру, и воздействий различных дестабилизирующих факторов.

Временноерассогласование входных сигналов элемента может привести к появлению ложного сигнала (сбоя) на выходелогического элемента. Этот анализ дает возможность выявить критические состояния сигналов, а так жепричины других сбоев. Источниками рассогласований являются синусоидальные, трапецеидальные,экспоненциальные сигналы на входе логических элементов, задержки в элементах и линиях передачи.Наибольшее распространение получил алгоритм асинхронного событийного моделирования,соединяющий положительные стороны асинхронного и событийного моделирования.Риски сбоев в логических схемахПод рисками сбоев понимают ситуации, связанные с возможным появлением помех.Риски сбоев возникают в ситуациях, когда из-за различных времен задержек сигналов в элементах и линияхсвязи сигналы на входы элементов приходят неодновременно.

В комбинационных схемах это можетприводить к появлению ложных сигналов. На рис.3 приведена схема и ее временные диаграммы работы приразновременном приходе сигналов на входы элементов.Возможность появления помехи на выходе элемента называется статическим рискомсбоя (иллюстрируется выходом С, при одновременном приходе сигналов "а" и "b" или при другомсоотношении задержек импульса на выходе "с" не было бы).Возможность многократного переключения элемента из одного состояния в другое вместо правильногооднократного называется динамическим риском с боя (иллюстрируется выходом "е").Асинхронные модели функциональных схемАсинхронная математическая модель функциональной схемы может быть задана в виде:y(t+ Δt) = f(x1, x2, ..., xn) , (1)где y - выходной сигнал; x1, x2, ..., xn - входные сигналы элемента.Δt – длительность такта моделирования.В каждом такте моделирования в правую часть уравнения (1) подставляются значения входныхпеременных в соответствии с временной диаграммой работы устройства, заданной разработчиком, и значениявнутренних и выходных переменных, полученные в предыдущем такте.

Длительность такта моделированиядолжна выбираться достаточно малой исходя из соображений точности. При асинхронном троичноммоделировании возможен учет разбросов задержек элементов, задаваемый диапазономmin max.Выходной переменной элемента присваивается неопределенное значение, если модельное время находится вэтом интервале. На рис.2 серым цветом отмечено такое состояние выхода элемента "с" с индексом "тр".Троичное асинхронное моделирование позволяет обнаруживать риски сбоев в условиях разброса задержек.Асинхронное моделирование позволяет обнаруживать любые риски сбоев.

Характеристики

Тип файла PDF

PDF-формат наиболее широко используется для просмотра любого типа файлов на любом устройстве. В него можно сохранить документ, таблицы, презентацию, текст, чертежи, вычисления, графики и всё остальное, что можно показать на экране любого устройства. Именно его лучше всего использовать для печати.

Например, если Вам нужно распечатать чертёж из автокада, Вы сохраните чертёж на флешку, но будет ли автокад в пункте печати? А если будет, то нужная версия с нужными библиотеками? Именно для этого и нужен формат PDF - в нём точно будет показано верно вне зависимости от того, в какой программе создали PDF-файл и есть ли нужная программа для его просмотра.

Список файлов лекций