Опадчий Ю.Ф., Глудкин О.П., Гуров А.И. Аналоговая и цифровая электроника (2000) (1095415), страница 107
Текст из файла (страница 107)
Кроме этих основных входов некоторые триггеры могут снабжаться входом У. Вход У блокирует работу триггера и он сколь угодно долго может сохранять ранее записанную в него информацию. С точки зре"ия типа используемых входов различают )г5-, 0-, Т-, УК-, Ус)- и УТ- триггеры.
По моменту реакции на входной сигнал триггеры подразделяют на асинхронные н синхронные, воз Асинхронный триггер изменяет свое состоянне непосредственно в момент нзменення сигнала на его ннформационных входах, т. е. его непосредственная реакцня на нзмененне входного сигнала подобна реакции комбинационного элемента. Сннхронный триггер изменяет свое состоянне лишь в строго определенные (тактовые) моменты времени, соответствующие действию активного снгнала на его синхроннэнрующем входе С, н не реагирует на любые нзменення информационных сигналов прн пассивном значеннн снгнала на входе С.
По виду активного логического сигнала, действующего на информационных входах, триггеры различают на статические — управляемые уровнем, н динамические — управляемые перепадом входного сигнала. Прн этом самн входы могут быть пряма~ми и инверсными. Для переключения триггера на его прямой вход необходимо подать снгнал х, а на инверсный — снгнал х. Так, определение «синхронный Ю-триггер с ннверснымн статнческнмн входами» означает, что рассматрнваемый триггер имеет три информацнонных входа: вход установки 5, вход сброса ег ц сннхронизнрующнй вход С; переключение триггера происходят в моменты времени, определяемые появлением актнвного логического сигнала на входе сннхроннэацнн (С О), причем для перекхючення на входы Я нлн 5 необходнмо подать низкий логнческнй уровень, т.
е. снгнал лог. 0 (Й=О илн 5 =О). Такие входы соответственно обозначают С, )т н 5. Для описания работы триггера аналогично комбинационным схемам могут быть использованы словесное описанне, таблицы нстннностн,логнческне выражения. Особенностью такого описания является нспользование в качестве дополнительной входной переменной эначення снгнала Ц, т. е. предыдущего значения выходного сигнала триггера. Однако нанболее часто для опнсання работы триггера нспольэуют таблицы переходов, определяющие, какие логические сигналы необходимо подать на его ннформацнонные входы для перехода нз заданного состояния Я, в заданное состояние Я,+ь 37эх ОДНОСТУПЕНЧАТЫЕ ТРИГГЕРЫ Асинхронный Ю-трнггер снабжен только двумя ннформацноннымн входамн: входом сброса )г н входом установки 5.
По сутн это простейший элемент памятн, который может быть реализован иа элементах И вЂ” НЕ нлн ИЛИ вЂ” НЕ (рнс. 17.2). В завнснмостн от этого данный трнггер обладает либо инверсными, либо нрямымн ннформацноннымн входамн. Опишем поведенне асннхрон- $56 Табднхв 17.1 Таблхиа аерехеааа 118-триггера иа вааиаигах И вЂ” Н Е Твбанцв !Тв Табааиа аарехадаа !гав-ври!гера иа елеихигам НЛИ вЂ” НЕ о„, Очес ! О ! О О ! О 1 О 1 О П рн меч а мне, ЗдеСЬ н далее ° аевразлненые энеченнн. ных Ю-триггеров рис.
17.2 с использованием таблиц переходов (табл. 17.1 и 17.2). Из приведенных таблсш следует, что триггер на элементах И вЂ” ИЕ снабжен инверсными, а на элементах ИЛИ вЂ” ИŠ— прямыми ннформациониымн входамн. Причем этн входы статические. Условные обозначения данных триггеров с учетом типа используемых информационных входов приведены соответственно на рис. 17.3,а и б. Отметим еще одну сюобенность рассмотренных триггеров. Допустим, что на оба информационных входа триггера подан актив* ный логический сигнал.
1!апример. для триггера рис. 173эа Р= 5=0. Тогда, согласно рис. 17.2,а, 9=9=1, что противоречит постулатам (17,1) н прн одновременном снятпи информационных сигналов ()7 5=1) состояние триггер» будет непредсказуемо. Следовательно, прн использовании схем рис. 17.2 в качестве элемента памяти подача на оба информационных входа активных логических сигналов запрещена, хотя сам факт подачи такой комбинации сигналов вполне допустим. Для получения математического выражения, описывающего работу триггера данного типа, составим карту Вейча Рас. 17,3. усяоаиое гряфнеесаое оаохаяееиае ясаихроиамх йЮ-триггеров е иа. ае1камми (а) и праммма (о) информапиовиммп входами Согласно определению входов, данному в й 17.1, дла триггера с прямыми информационными входами при 5 1 имеем е),+1=1.
Аналогично для 17=1 имеем Я,+~=0. Если хе=5=0, т. е. на входах действуют пассивные логические уровни, состояние триггера остается неизменным: Я,+~ =Я . Полученная карта подтверждает сделанный ранее вывод о недо. пустнмостн одновременной подачи на информационные входы А' н 5 двух активных логических уровней ()с=5=1), так как в этом случае выходной сигнал 9,+~ одновременно должен принимать два взаимоисключающих значения (О и 1). Определяя возникшие факультативные значения выходной функции Я,+~ для хг=5=1 как сигнал лог. 1, получаем следуюхцую ФАЛ: (17.2), Для триггера с инверсными информационными входами анало- гично можно получить (17.3) Яя+~ - 5 + (;)„Й.
Синхронный 05-триггер может быть получен иа базе асннхрон. ного Ю-триггера, введением дополнительной логической схемы, которая формировала бы на его входах активные логические уровни только при наличии дополнительного сигнала синхронизации. Синтезируем такую схему. Предположим, что триггер снабжен прямым входом синхронизации. Информационные входы 1г- и 5-триггера тоже прямые.
В этом случае таблица истинности (табл. 17.3) дополнительной схемы будет иметь вид баа Таелнпа 17.$ таблица нстнннестн Еермнрееанне упраеаевемнн снгналее снпхреннеге МЯ-трнггсра твв» С использованием полученной таблнны минимизируем ФАЛ для 5,„„и й,мв. Карты Вейча для этого случая имеют внд евмв Я Я евнв л г Откуда 5.мв= С5, тт ми ~ Сгс.
Подставив полученные значения 5,, н Аваев в выраженне (17.2), получнм ФАЛ, описывающую работу синхронного Ю-триггера а.„-5+().Р-С5+ а„Ж- С5+ а„(С+5= - С5+ Е„С+ а„Я- С5+ а„С+ а.л(С+С) = ° С(5+ О„Й) + Ц„С(1+И). Окончательно будем иметь О.+, - СО„+ С(5+ ()„А). (17.4) Из аналнэа полученного выражения можно сделать следующие выводы: данная ФАЛ содержит два слагаемых; первое слагаемое представляет логическое произведенне активного логического уровня сигнала синхронизации на ФАЛ, описывающую работу асинхронного триггера; здвх а) вгяс.
(7.4. Структурные схемы сннхронных ЯЮ-трнггеров на основе асвнхроннмх триггеров с нрвыымн (а) н ннверснымн (б) вхолаын второе слагаемое представляет логическое произведение пассивного логического уровня сигнала синхронизации на предыдущее состояние триггера. Следует отметить, что аналогичную структуру имеют ФАЛ для всех синхронных триггеров. Структурные схемы синхронных )15-триггеров, удовлетворяюп(нх выражению (17.4), приведены на рис.
17А. Синхронные (тЯ-триггеры могут быть дополнены асинхронными установочными входамн„сигналы которых подаются непосредственно на элемент памяти (рнс. 17,5,а) и, поэтому, обладают более высоким приоритетом, чем сигналы сянхронных входов. Прн использовании для построения синхронного триггера однотипных логических элементов (И вЂ” НЕ или ЙЛИ вЂ” НЕ) его синхронные н асинхронные входы управляются различными активными логическими уровнями.
В случае элементов И вЂ” НЕ для синхронных входов активным является сигнал лог. 1, а для асинхронных входов— сигнал лог. О. Условное графическое изображение синхронного Ж-триггер» с прямыми информационными и инверсными установочными входами показано на рис. 17.5.б. Таблвпа 174 Табанпы перехохов 0-трнггера Ого Рвс. 17Д. Структурная схема (а) н условное графяческое обовнаесннс (б) сннхронвого )то-трнггера с вхоламн асвнхронной установки Следует отметить, что полученная структура сннхронного трн)- гера прн условна С 1 функционирует как асинхронный М-триггер. 0-трнггер обычно снабжен только одним информационным входом. Это вход О, ннформацня с которого по определению входа переписывается на выход триггера только по сигналу синхронизации.
Из сказанного следует, что 0-трнггер может быть только синхронным, В соответствии со сказанным, таблица переходов для 0-трнггера прнведена в табл. 17.4. Так как информация на выходе 0-триггера остается нензменной вплоть до прихода очередного нмпульса сннхроннзацнн, данный триггер часто называют триггером с запомннаннем информация нлн триггером-защелкой. Сннтезнруем структуру 0.триггера на основе синхронного Ю-триггера. Очевидно, что для реалнзацнн «лгорнтма работы, описанного табл. 17.4, сигналы иа его 77 н Ю входах должны быть связаны с снгналом на 0-входе следующими соотношениями: 1г' О, 5'=0, Подставим этн соотношеннн в ФАЛ ег8-триггера н получим выражение, описывающее работу 0-трнггера 4)„„-О~„+С 1З + Р„Я) -СР„+С 10+ д„0) - Сд„+ С011+д), нлн а+,-Сде+ СП. (17.5) Структурная схема, удовлетворяющая полученной ФАЛ, и условное графическое изображенне 0-трнггера, прнведены соответственно на рнс.
17.6,а,б. Разновидностью 0-трнггера является К0-трнггер. Этот триггер дополннтельно снабжен входом разрешения работы У, который блокирует его работу. По сути действие данного входа аналогично действию входа С. Позтому структурно зтот вход может быть выполнен, напрнмер, как объедннение дополнительных вхо- "г «7 Рис. $7 6. Структурное схема 1о) н условное грефнческое оаоеееченне (6) В-триггере ьв) лов элементов И вЂ” НЕ входной логики триггера (рис. 17.б,а).
При )г=! поведение триггера полностью соответствует выражению (17.5). При )'=0 триггер хранит записанную ранее в него информацию: 9 а1~4 7а 77-триггер также может быть снабжен дополннтельнымн входамн асинхронной установки. С учетом входа блокировки К н инверсных асинхронных входов установки гг и 5 ФАЛ,О-триггера имеет вид гт„„= ! Ь'(СО. + СО)+ Й~. + 5) й. (17.5) ать. дВухступенчАтые тРПГГеРы 7-триггер илн, как его часто называют, счетный триггер, согласно определению входов, должен наменять свое состояние на противоположное по каждому активному логическому сигналу, действуюшему на информационном входе Т.
Данному алгоритму работы соответствует таблица переходов (табл. 17.5), в которой активным счктается сигнал лог. 1 н логическое выраженке вида (;) (,7 7'+ 6„7. (! 7.7) Это выражение характеризует работу асинхронного Т-триггера. Используя (17.7) н замечания, сделанные при рассмотрении синхронного 7т5-триггера, можно легко получить выражение для синхронного 7-триггера: О.+1 -(()а7'+ Фиг )С+ Ма (17.8) Реализация данного режима работы с использованием простейшего элемента памяти требует подачи иа последний для каж. лого последуюпаего переключения инверсных значений входных сигналов.
![](https://s.studizba.com/z.php?f=/templates/si/i/noavatar.png&w=100&h=100&t=1"){kind=avatar}
