Калабеков Б.А. Микропроцессоры и их применение в системах передачи и обработки сигналов (1988) (1092085), страница 32
Текст из файла (страница 32)
4сн Способы форннроаання фнанчесаого адреса 178 ВР, прибайляется содержимое индексного регистра 171 нли $1 и смещение. Исполнительный адрес используется для формирования физического адреса ячейки памяти, т.е. адреса, выдаваемого на шину адреса и поступающего в память. Предполагается, что ячейка находится в некоторой области (сегменте) памяти емкостью 64 Кбайт. В зависимости от характера хранимой в ячейке информации начальным адресом сегмента является содержимое регистра СЬ, 55, РЬ или ЕЬ, а положение ячейки в сегменте определяется исполнительным адресом.
Начальным адресом сегмента служит содержимое регистров СЬ, 55, 05 или Е$, сдвинутое влево на 4 разряда. Суммирование начального адреса сегмента с 16-разрядным исполнительным адресом дает физический адрес в форме 20-раэрядной кодовой комбинации, которая и выдается на адресную шину. Регистр признаков.
Регистр признаков имеет девять разрядов и хранит„таким образом, девять признаков, из которых пять аналогичны соответствующим признакам, хранимым в триггерах регистра признаков микропроцессора серии КР580: признаки СГ, РГ, АГ, ХГ, БР аналогичны признакам, формируемым в микропроцессоре серии КР580 соответственно в триггерах регистра признаков Тс, Тр, Тч„ Тх, Тз. Дополнительно формируемые признаки: Оà — признак переполнения разрядной сетки при выполнении арифметических операций н три признака управления: !à — разрешение прерывания, 1рР— признак направления, ТР— признак захвата. На рис.4.3 показано назначение признаков. Признак РР используется лишь прн Ориана~и сарнарная Рнс, 4.3. Нааначенне нрнвнанов 179 оиероаиениее дсшьшйсшде Выполнение З-й «ананды Выполнена е ьй команды Выполнение 2-й «омаиды усшройстбо сопри ненни с шиной Выборка Выдорна Запись ре- Выборка Чшеиие Выбооиа 2-0 3-и едпьшата Е-й операнда б-й номонды «омаиды Зй команды команды З.й иомаи0ь команды Шона Зонина За никто Запита Зоиншо Занима Заипша Рнс.
4.4. Прнмер обработки последовательности команд !80 обработке последовательности знаков. При ььГ = О последовательность адресов обрабатываемых данных формируется в порядке их нарастания, а при 1ЗР = ! — в порядке убывания адресов. Призрак 1Г = О используется для игнорирования сигнала запроса прерывания, поступающего на вход маскируемого прерывания. Признак ТГ применяется в тех случаях, когда предусматривается покомандное выполнение программы.
Когда ТГ = 1, процессор после выполнения каждой команды переходит в состояние особого прерывания (не связанного с сигналами запроса прерывания от периферийных устройств). Блок регистров очереди команд. Блок регистров очереди команд обеспечивает возможность накопления команд объемом до б байт. Это позволяет подавать команды из блока регистров в операционное устройство, где происходит их исполнение, без задержки и, кроме того, достигается возможность совместить во времени процессы, связанные с выборкой команд иэ памяти, и процессы, связанные с их выполнением. На рис.4.4 показан пример обработки последовательности команд в которой 1-я команда (ранее принятая в блок регистров очереди команд) предусматривает выполнение некоторой операции над данными, хранящимися в регистрах микропроцессора, и запись результата в память; 2-я команда также выполняет операцию над хранящимися в процессоре данными, но в отличие от 1-й команды не предусматривает записи результата в память; 3-я команда требует извлечения операнда из оперативной памяти.
В интервалах времени, свободных от записи или чтения данных иэ оперативной памяти, производится обращение к ней для выборки очередных команд, устанавливаемых в очередь в блоке регистров очереди команд. Таким образом, можно обеспечить высокую плотность загрузки шины и повышение скорости выполнения программы. Очевидно, такое опережающее чтение из оперативной памяти команд до выполнения предыдущих команд возможно лишь в процессе исполнения последовательных участков программы, т. е. участков, не содержащих условных и безусловных переходов. При таких переходах очередная команда должна поступать не из блока регистров очереди команд, а непосредственно из оперативной памяти.
4.2. СТРУКТУРА МИКРОПРОЦЕССОРНОГО УСТРОЙСТВА На рис.4.5 показан простейший вариант построения микропроцессорного устройства на микропроцессоре КР1810ВМ86. Микросхема микропроцессора имеет 40 выводов. Из-за увеличенной разрядности шин, очевидно, в этом случае невозможно предусмотреть раздельные шины адреса и данных, как это сделано в микропроцессоре серии КР580. В микропроцессоре серии КР18!О сокращение числа выводов для шин достигнуто за счет использования совмещенных функций выводов; 16 выводов, обозначенные на рис.4.5 АД„...АД„в разные временные интервалы используются либо как адресные выводы либо как выводы данных. Так как адрес имеет 20 разрядов, предусмотрено дополнительно 4 адресных вывода А„...Аин на которые выдаются старшие разряды адреса.
С выводов Аы, Ау и АД„...АД„адрес через буфер Б, поступает в 20-разрядную шину адреса системы. С этой шины адрес принимается в блок памяти и периферийные устройства ввода-вывода данных. Относится ли выдаваемый из микропроцессора на шину адреса адрес к блоку памяти или к периферийному устройству, определяется значением сигнала, выдаваемого микропроцессором на вывод П/УВВ. При уровне лог.1 Рис. 4.5.
Вариант построении МПУ на иннропроцессоре КР1810ВМ88 18! на этом выводе инициируется работа блоков оперативной памяти, при уровне лог.Π— работа периферийных устройств. Вид обмена между микропроцессором и этими устройствами определяется сигналом на выводах стТ и ЗП: при ЧТ = О осуществляется чтение и прием данных через шину данных в микропроцессор, при ЗП == О производится запись выводимой из микропроцессора на шину данных информации в блоки памяти или в периферийные устройства.
Операции чтения и записи занимают в микропроцессоре один цикл, состоящий из четырех тактовых интервалов. В тактовом интервале Т, на выводы А„...А„и А„...А, микропроцессор выдает адресную информацию, которая должна быть принята в Б, и зафиксирована в нем на время, равное полной длительности цикла. Тактовый интервал Т„ как и в микропроцессоре серии КР580, используется для проверки наличия сигнала Готовность. Собственно обмен данными (чтение или запись) через шину данных осуществляется в тактовых интервалах Т„ и Т,.
Переключение буфера Бена передачу по шине данных в требуемом направлении производится сигналом ЧТ/ЗГ1. Рассмотрим адресацию блоков памяти (рис.4.б). Память строится в виде двух блоков памяти, каждая емкостью 512К байт. Один из блоков связан со старшим байтом шины данных, другой — с младшим байтом этой шины. Адресация блоков осуществляется разрядами Аы...А, адреса. В зависимости от значения сигнала БПН (выборки блока паинягпн с нечетными адресами) и значения младшего разряда адреса А, происходит инициирование того или другого либо обоих блоков в соответствии с табл.4.2. При обмене двухбайтовой величиной (запись в память или чтение из памяти) адресом этой величины служит адрес ее младшего байта. дм-.
д1 им.-иа дт- Пн младшие равряасн шины банных Рнс. 4.6. Организация пвмятн с возможностью обмене двухбвйтовымн данными 182 Таблица а.й впи Псрсснассиый байт Оба байта Верхний байт (0с...0ы), нечетные адреса Нижний байт (0с...0,), четные адреса Ни тот ни другой Если младший байт размещается в ячейке блока памяти с четными адресами, то при поступлении на блок четного адреса (А, = 0), и управляющего сигнала БПН = 0 происходит обращение одновременно в оба блока. В блок с нечетными адресами (или из него) передается младший байт величины, а в блок с четными адресами (или из него) передается старший байт величины. Таким образом, передача двухбайтовой величины осуществляется при одном обращении к памяти.
Если же младший байт передаваемой двухбайтовой величины размещается в ячейке блока памяти с нечетными адресами, то обмен такой величиной потребует двух обращений к памяти: при первом обращении подается нечетный адрес и сигнал БПН = О, происходит обращение в блок с нечетными адресами и осуществляется передача младшего байта, затем адрес увеличивается на единицу (при этом он принимает четное значение) и подается сигнал БПЙ= 1, происходит обращение в блок с четными адресами и осуществляется передача старшего байта.
Таким образом, при обращении к памяти требуется не только указывать адреса, но и сообщать сведения о том, является ли передаваемая величина однобайтовой или двухбайтовой. Адресация устройств ввода-вывода (УВВ) осуществляется с использованием разрядов адреса А„...А,; УВВ, обмениваясь с микропроцессорным устройством 8-разрядными данными, этот обмен могут осуществлять, подключаясь либо к группе разрядов 1)та...Пй или к группе разрядов Пт...1)с шины данных.
В первом случае устройству присваивается нечетный адрес (А, =- 1), во втором — четный адрес (А, =- 0). Если УВВ обменивается 16-разрядными данными, то оно использует все !6 разрядов Оса...0с шины данных и имеет четный адрес. В микропроцессоре серии КР1810 предусмотрены различные способы прерывания, показанные на рис. 4.7. ХМ1 и 1ХТК вЂ” внешние сигналы, под действием которых в микропроцессоре происходят процессы прерываний. Обычно сигнал 1г(ТК формируется контроллером прерываний, который принимает сигналы запроса прерывания от многих источников. При установке в регистре признаков 1Р = 0 прерывания под действием сигнала 1ХТЙ предотвращаются.
183 Э йа ь ь~~ :йх ыы ой з ч и й Л~В7ВВМВВ Рис, 4.7. Способы прерыиаиип Прерывания могут быть внутренними программными, возникаю- шими при выполнении определенных команд: команда 1ХТО производит прерывание, если предыдущая арифметическая операция вызвала переполнение (в регистре признаков ПГ= 1), ошибочный результат команд деления вызывает прерывание, команда 1ХТл (и = 0...255) вызывает прерывание, если в регистре признаков Тг =- 1, то происходит прерывание после выполнения каждой команды (это используется при отладке программ). Каждое прерывание имеет численное значение, определяющее адрес, с которого начинается выполнение программы после прерывания. Этот адрес представляется 8-разрядным числом (0...255), которое микропроцессор получает либо явно из команды (15)Тл), либо из контроллера прерываний, либо неявно.
4.3. ПРОГРАММИРОВАНИЕ НА ЯЗЫКЕ АССЕМБЛЕРА ФОРМАТ КОМАНД На рис.4.8 приведен общий формат команд микропроцессора. Первый байт команды содержит код операции н присутствует во всех командах, другие байты могут не быть в команде. Младший разряд ш байта кода операции в подавляющем большинстве команд определяет разрядность операндов. Если ш = О, то операнд однобайтовый; если в = 1, то операнд двухбайтовый. Во втором байте команды поля той и г!т определяют способы формирования исполнительного адреса в сегменте данных и стека, гтйгг иг тот! год г/т гтгар 6/16 аата В/тб Т Вайт 1 байт Тали 2 Войта !или 2 байта Рис.
![](https://s.studizba.com/z.php?f=/templates/si/i/noavatar.png&w=100&h=100&t=1"){kind=avatar}
