ЦУиМП Лек2 5курс (1086960), страница 3
Текст из файла (страница 3)
R и W\ стробируют данные на шине A/D соответственно при чтении и записи.
М-IO\ и ОР-IР\ определяют соответственно устройство, с которым производится обмен (память - ВУ) и направление передачи информации (вывод - ввод) относительно процессора.
DE\ стробирует внешний буфер A/D при передаче данных.
страница 69
Микропроцессорные системы
Лекции 2001 г.
Вход TEST\ предназначен для синхронизации программы с внешними процессами. Команда WAIT (ожидание) переводит процессор в режим ожидания, в котором он будет находиться до тех пор, пока на входе TEST\ удерживается высокий уровень сигнала (лог. "1"). При этом все магистрали МП переводятся в высокоимпедансное состояние.
RDY - (готовность) аналогично соответствующему входу МП i8080 обеспечивает возможность асинхронного машинного цикла.
CLR - (сброс) устанавливает все регистры МП в 0, кроме CS, который устанавливается в FFFF и осуществляет запуск командного цикла. Таким образом, стартовый адрес i8086 - всегда FFFFO.
CLC - тактовый сигнал.
INT, INTA\ - соответственно запрос и подтверждение вешнего прерывания (подробнее см. раздел 7).
NMI - запрос внешнего немаскируемого прерывания по фиксированному вектору 2.
HLD, HLDA - соответственно требование и предоставление прямого доступа в память (работает аналогично подсистеме ПДП i8080). В максимальном режиме вместо сигналов HLD, HLDA используются две двунаправленные линии RQVEi\ - запрос шины/разрешение доступа, на которые работает специальная микросхема - арбитр шины.
Машинные циклы i8086 в минимальном и максимальном режимах
Временные диаграммы работы МП i8086 в минимальном режиме представлены на Рис 9.5. и Рис. 9.6
страница 70
Микропроцессорные системы
Лекции 2001 г.
Рис.9.6. Минимальный режим - цикл ЗАПИСЬ
Цикл начинается с формирования в Т1 сигнала М/IO, определяющего тип устройства -память или ВУ, с которым осуществляется обмен данными. Длительность сигнала М/IO равна длительности цикла шины, и он используется для селекции адреса устройств. В Т1 и в начале Т2 МП выдает адрес А[19:16] и А[15:0] и сигнал ВНЕ, который вместе с АО определяет передачу слова или одного из байтов. По спаду строба ALE адрес фиксируется во внешних регистрах-защелках.
В такте Т2 происходит переключение шин: на выводы А[19:16]/ ST[6:3] поступают сигналы состояния; выводы A/D[15:0] в цикле ЧТЕНИЕ переводятся в высокоимпедансное состояние, а в цикле ЗАПИСЬ - на них выдаются данные, предназначенные для записи в устройство.
Циклы ЧТЕНИЕ и ЗАПИСЬ отличаются не только активными значениями сигналов RD и WR и состоянием сигнала OP/IP, но и тем, что в цикле ЗАПИСЬ сигналы DEN и WR становятся активными раньше и имеют большую длительность, чем в цикле ЧТЕНИЕ.
В максимальном режиме изменяются значения восьми управляющих сигналов МП, на основании которых системный контроллер К1810ВГ88 формирует системные управляющие сигналы. Временные диаграммы работы i8086 в максимальном режиме представлены на Рис. 9.7.
Код состояния S[2:0] выдается по срезу CLK в последнем такте предшествующего цикла, которым может быть Т4 или TI. В такте Т1 контроллер формирует строб ALE и устанавливает необходимый уровень на выходе OP/IP (DT/R). В такте Т2 начинается формирование DEN, который в отличие от минимального режима имеет активный высокий уровень. Контроллер. ВГ88 формирует так же MRDC\, IORCV AMWC\, AIOWCV Последние два - сигналы опережающей записи обеспечивают более длительный импульс записи, что может потребоваться для некоторых устройств. Следует помнить, что сигналы опережающей записи не гарантируют установку данных по началу импульса записи. При разработке
страница 71
Микропроцессорные системы Лекции 2001 г.
контроллера. ВГ88 предполагалось, что шина данных системы буферизована, поэтому сигналы MRDC, IORC, AMWC, AIOWC начинают формироваться еще до того, как МП переведет шину в третье состояние. Поэтому эти сигналы не должны подаваться на те устройства, которые подключены непосредственно к мультиплексированной шине A/D. На Рис. 9. в рамки помещены сигналы, которые формирует системный контроллер К1810ВГ88.
При работе в асинхронном режиме между тактами ТЗ и Т4 могут появиться один или несколько тактов ожидания Tw, в течении которых МП удерживает в активном состоянии выводы ST2..STO, так что контроллер сохраняет управление шиной в течение любого числа тактов ожидания Tw. Сигнал направления передачи ОР/IР\, передаваемый на шинные формирователи (ШФ), устанавливается в такте Т1, но работа ШФ не разрешается до появления сигнала DEN\ = 0 в такте 12. Строб данных DEN\ заканчивается в такте Т4, что обеспечивает отключение ШФ до начала следующего цикла шины.
страница 72
Микропроцессорные системы
Лекции 2001 г.
страница 73
Микропроцессорные системы
Лекции 2001 г.
Структура микропроцессорных модулей на базе микропроцессора i8086
Структура процессорных модулей на базе МП i8086 существенно зависит от выбранного режима работы МП.
Процессорный модуль, представленный на рис. 9.8, работает аналогично процессорному модулю на базе i8080, но управляет памятью большего объема и может осуществлять обмен двухбайтовыми словами.
Рис.9.8. Процессорный модуль на базе 8086 в минимальном режиме
Максимальный режим предполагает наличие в системе нескольких равноправных задатчиков, работающих на общую шину. При этом возможны варианты организации системы с одной системной шиной или с системной шиной и шиной ввода/вывода. Управление шинами осуществляется специализированными БИС: контроллером шины и арбитром шины.
На Рис. 9.9 показана однопроцессорная конфигурация с системной шиной (СШ), представленной линиями адреса АВ[15:0], линиями данных DB[19:0] и линиями управления: MRDC\, MWTC\, AMWTC\, IORC\, IOWC\, AIOWC\, INTAV
страница 74
Микропроцессорные системы
Лекции 2001 г.
Однокристальные микро-эвм типа МК51
МК51 это серия с ядром 80С51В. странах СНГ МК51 выпускаются на базе n-МОП технологии (серия 1816) и КМОП технологии (серия 1830).
Рис. 9.10. Структура МК51
страница 75
Структура МК51
Микропроцессорные системы Лекции 2001 г.
В МК51 используются следующие сигналы: ALE - строб адреса;
PSEN\ - строб чтения внешней памяти программ; RD\,WR\- стробы чтения и записи внешней памяти данных; ЕА\ - разрешение обращения во внутреннюю память программ; ТО,Т1 - входы счетчиков внешних событий; INTO,INT1- запросы внешних радиальных прерываний; RxD - вход данных последовательного канала; TxD - выход данных последовательного канала.
В состав МК51 входят параллельные 8-разрядные квазидвунаправленные порты РО..РЗ. Порт РЗ может быть использован для ввода и вывода управляющих сигналов. Таким образом, в циклах обращения к внешним ресурсам на линиях порта РЗ работают управляющие сигналы, а при отсутствии необходимости управления внешними ресурсами эти же линии могут быть использованы как линии порта.
Архитектурные особенности МК51
МК51 позволяет управлять пятью (частично пересекающимися) адресными пространствами памяти, четыре из которых являюся областями данных:
RSEG - пространство регистров (4*8 байт);
DSEG - пространство внутренней памяти данных (256 байт);
BSEG - битовое пространство данных (256 бит);
XSEG - пространство внешней памяти данных (до 64К байт);
CSEG - пространство программного кода (до 64К байт).
Пространства RSEG и BSEG частично пересекаются, физически совмещаются с DSEG и образуют единую внутреннюю среду для хранения данных. Это позволяет одни и те же данные рассматривать с разных позиций (ячейка памяти, регистр, битовое поле, порт ввода/вывода и т.п.) и организовывать наиболее удобный для данного случая доступ к ним.
Характерно, что все порты ввода/вывода, системные регистры, таймеры так же отображены на пространство DSEG.
Пространство регистров представлено четырьмя банками регистров по 8 в каждом, а так же 16-разрядными программным счетчиком PC и регистром косвенного адреса DPTR, 8-разрядными аккумуляторами А и В, указателем стека SP и регистром PSW.
Все регистры, кроме PC, отображаются на DSEG.
PSW[7] - CY - перенос из старшего (7) разряда АЛБ;
PSW[6] - АС - перенос из третьего разряда АЛБ;
PSW[5] - FO - флаг пользователя.
Кроме того, формат PSW включает двухбитовое поле PSW[4:3] - RS номера банка регистров и флаги арифметического переполнения 0V (PSW[2]) и четности Р (PSW[0]).
Флаги CY, AC и OV отражают признаки результата последней арифметической операции, а Р - четность содержимого аккумулятора А. Расширение аккумулятора В используется в командах умножения и деления, а в остальных операциях - как обычная ячейка памяти. Программный счетчик адресует пространство памяти программ CSEG объемом до 64К байт, причем переход из области внутренней памяти программ к внешней осуществляется автоматически.
Указатель данных DPTR используется для обращения к XSEG и при пересылке констант из CSEG в А. Кроме того, содержимое DPTR используется а качестве смещения в команде перехода.
страница 76
Микропроцессорные системы
Лекции 2001 г.
Указатель стека SP образует системный стек глубиной до 256 байт. SP хранит адрес последнего занесенного байта и растет при записи в сторону больших адресов.
Регистры RO, R1 каждого банка используются в качестве указателей данных. При сбросе машины в А, В, PC и DPTR загружаюся Oh, а в SP - 07h.
Организация внутренней памяти данных.
Пространство DSEG включает в себя 256 ячеек памяти, часть из которых является одновременно элементами других пространств. Так, первые 32 байта ОЗУ занимают 4 банка. Служебные регистры, порты ввода/вывода, таймеры, аккумуляторы и др. так же совмещены с ячейками памяти и полями битового сегмента. Это дает возможность обращения к одному физическому объекту разными способами. Так, к ячейке DSEG[EO] можно обратиться по прямому и косвенному адресу, обратиться как к аккумулятору А и как к полю BSEG[EO..E7] (к каждому биту в отдельности).
Рис. 9.11. Пространство внутренней памяти данных DSEG
![](https://s.studizba.com/z.php?f=/templates/si/i/noavatar.png&w=100&h=100&t=1"){kind=avatar}
