F20-23 (1041603), страница 32
Текст из файла (страница 32)
8-разр. MOVX без выбора банка: EMI0CF[4:2] = ‘001’ или ‘011’Рисунок 16.11. Временные параметры интерфейса внешней памяти(мультиплексированный режим, 8-разр. MOVX без выбора банка)ЗАПИСЬADDR[15:8]AD[7:0]P2/P6P3/P7Адрес EMIF (8 младшихразрядов) из R0 или R1TALEHALEЗаписываемые данные EMIFP3/P7TALELP0.5/P4.5P0.5/P4.5TTWDSTACSWDHTTACWACH/WRP0.7/P4.7P0.7/P4.7/RDP0.6/P4.6P0.6/P4.6ЧТЕНИЕADDR[15:8]AD[7:0]P2/P6P3/P7Адрес EMIF (8 младшихразрядов) из R0 или R1TALEHALEСчитываемые данныеEMIFTTALELRDSTRDHP0.5/P4.5P0.5/P4.5TACS157P3/P7TACWTACH/RDP0.6/P4.6P0.6/P4.6/WRP0.7/P4.7P0.7/P4.7Ред.
1.4C8051F020/1/2/316.6.2.3. 8-разр. MOVX с выбором банка: EMI0CF[4:2] = ‘010’Рисунок 16.12. Временные параметры интерфейса внешней памяти(мультиплексированный режим, 8-разр. MOVX с выбором банка)ЗАПИСЬADDR[15:8]P2/P6AD[7:0]P3/P7Адрес EMIF (старший байт) из EMI0CNАдрес EMIF (младший байт)из R0 или R1TALEHALEP2/P6Записываемые данные EMIFP3/P7TALELP0.5/P4.5P0.5/P4.5TTWDSTACSWDHTTACWACH/WRP0.7/P4.7P0.7/P4.7/RDP0.6/P4.6P0.6/P4.6ЧТЕНИЕADDR[15:8]P2/P6AD[7:0]P3/P7Адрес EMIF (старший байт) из EMI0CNАдрес EMIF (младший байт)из R0 или R1TALEHALEP2/P6Считываемые данныеEMIFTTALELRDSP3/P7TRDHP0.5/P4.5P0.5/P4.5TACSTACWTACH/RDP0.6/P4.6P0.6/P4.6/WRP0.7/P4.7P0.7/P4.7Ред.
1.4158C8051F020/1/2/3Таблица 16.1. Временные параметры интерфейса внешней памятиПАРАМЕТРTSYSCLKTACSTACWTACHTALEHTALELTWDSTWDHTRDSTRDH159ОПИСАНИЕМин.Период системного тактового сигналаЗадержка сигнала управления относительно адреса(Address / Control Setup Time)Ширина импульса управления(Address / Control Pulse Width)Время удержания адреса(Address / Control Hold Time)Длительность высокого уровня сигнала ALE(Address Latch Enable High Time)Длительность низкого уровня сигнала ALE(Address Latch Enable Low Time)Установка данных перед нарастающим фронтомсигнала /WR (Write Data Setup Time)Удержание данных после нарастающего фронтасигнала /WR (Write Data Hold Time)Установка данных перед нарастающим фронтомсигнала /RD (Read Data Setup Time)Удержание данных после нарастающего фронтасигнала /RD (Read Data Hold Time)Ред.
1.4Макс.Ед. изм.нс4003*TSYSCLKнс1*TSYSCLK16*TSYSCLKнс03*TSYSCLKнс1*TSYSCLK4*TSYSCLKнс1*TSYSCLK4*TSYSCLKнс1*TSYSCLK19*TSYSCLKнс03*TSYSCLKнс20нс0нсC8051F020/1/2/3ПРИМЕЧАНИЯРед. 1.4160C8051F020/1/2/317. ПОРТЫ ВВОДА/ВЫВОДАМикроконтроллеры C8051F020/1/2/3 представляют собой полностью интегрированные на одномкристалле системы для обработки смешанных сигналов, которые имеют 64 (C8051F020/2) или 32 (C8051F021/3)цифровых входа/выхода, организованные в 8-разрядные порты. Младшие порты (Р0. Р1, Р2 и Р3) доступны врежиме как побитной, так и побайтной адресации через соответствующие регистры данных портов.
Старшиепорты (Р4, Р5, Р6 и Р7) могут адресоваться только побайтно. Допустимое напряжение на всех выводах портовввода/вывода составляет 5В. Каждый из них имеет слаботоковые подтягивающие резисторы и может бытьнастроен как выход с открытым стоком или цифровой выход. Структурная схема ячейки порта ввода/выводапоказана на рис.17.1. Электрические характеристики портов ввода/вывода приведены в табл. 17.1.Рисунок 17.1. Структурная схема ячейки порта ввода/вывода/ВКЛЮЧЕНИЕ СЛАБОТОКОВОЙПОДТЯЖКИ/ВЫБОР РЕЖИМА(ОТКР. СТОК / ЦИФР. ВЫХОД)VDDVDD/ВКЛЮЧЕНИЕВЫХОДА ПОРТА(СЛАБОТОКОВАЯПОДТЯЖКА)ВНЕШНИЙВЫВОДПОРТАВЫХОД ПОРТААНАЛОГОВЫЙВХОДВыбор аналоговоговхода(только Порт 1)DGNDВХОД ПОРТАТаблица 17.1.
Электрические характеристики портов ввода/выводаVDD = 2.7 … 3.6В, Т = от -40ºC до +85ºC, если не указано иное.ПАРАМЕТРУСЛОВИЯВыходное напряжениеIOH= -10мкА, порт ввода/вывода – цифровой вход/выходвысокого уровня (VOH)IOH= -3мА, порт ввода/вывода – цифровой вход/выходIOH= -10мА, порт ввода/вывода – цифровой вход/выходВыходное напряжениеIOL= 10мкАIOL= 8.5мАнизкого уровня (VOL)IOL= 25мАВходное напряжениевысокого уровня (VIH)Входное напряжениенизкого уровня (VIL)Ток утечки входаDGND < Вывод порта < VDD, вывод ввысокоимпедансном состоянии,слаботоковая подтяжка отключенаслаботоковая подтяжка включенаВходная емкость161Ред.
1.4Мин.VDD –0.1VDD –0.7Тип.Макс.Ед. изм.В0.10.6ВVDD –0.81.0В0.7 xVDD0.3 xVDDВмкА±1105пФC8051F020/1/2/3Микроконтроллеры имеют различные цифровые ресурсы, которые доступны через четыре младшихпорта ввода/вывода: Р0, Р1, Р2 и Р3. Каждый из выводов портов Р0, Р1, Р2 и Р3 может быть определен либо каквывод ввода/вывода общего назначения, либо как вывод, управляемый внутренними цифровыми ресурсами(например, УАПП0 или /INT1), как показано на рис.17.2. Разработчик системы определяет, какие цифровыересурсы будут назначены внешним выводам, ограничиваясь только количеством доступных выводов. Гибкостьпри распределении ресурсов достигается благодаря использованию приоритетного декодера матрицы.
Следуетиметь ввиду, что состояние вывода порта ввода/вывода всегда можно прочитать из соответствующего регистраданных независимо от того, как функционирует этот вывод: как вывод ввода/вывода общего назначения иликак вывод, назначенный какому-либо внутреннему цифровому ресурсу. Выводы Порта 1 могут использоватьсякак аналоговые входы АЦП1.Как младшие, так и старшие порты могут использоваться для интерфейса внешней памяти, сигналыкоторого активны во время выполнения команды MOVX, обращающейся по адресу, расположенному вовнешней (не встроенной) памяти. Подробная информация об интерфейсе внешней памяти приведена вразделе 16.Старшие порты (имеющиеся в МК C8051F020/2) доступны в побайтном режиме как выводыввода/вывода общего назначения.Рисунок 17.2.
Функциональная схема младших портов ввода/выводаНаибольшийприоритет2УАПП04SPI2(внутренние цифровые сигналы)SMBusНаименьшийприоритет2УАПП1РегистрыXBR0, XBR1,XBR2, P1MDINРегистрыP0MDOUT, P1MDOUT,P2MDOUT, P3MDOUTВнешниевыводыПриоритетныйдекодер86ПМСВыходыкомп-вЯчейкиввода/выводапорта 0P0.0Ячейкиввода/выводапорта 1P1.0Ячейкиввода/выводапорта 2P2.0Ячейкиввода/выводапорта 3P3.0НаибольшийприоритетP0.72ЦифроваяматрицаT0, T1,T2, T2EX,T4,T4EX/INT0,/INT18P1.788/SYSCLKP2.7CNVSTR88P0P3.7Наименьшийприоритет(P0.0-P0.7)8P1Защелкипортов(P1.0-P1.7)8P2К интерфейсувнешнейпамяти(EMIF)На входАЦП1(P2.0-P2.7)8P3(P3.0-P3.7)Ред.
1.4162C8051F020/1/2/317.1. Порты 3 – 0 и приоритетный декодер матрицыПриоритетный декодер матрицы, или “матрица”, распределяет и назначает выводы портов Р3 – Р0цифровым периферийным модулям (УАПП, SMBus, ПМС, таймеры и т.д.) микроконтроллера, используя дляэтого приоритеты. Выводы портов распределяются, начиная с порта Р0.0 и (если необходимо) до порта Р3.7.Цифровые периферийные модули назначаются выводам портов в соответствии с их приоритетом (см.
рис. 17.3).УАПП0 имеет наивысший приоритет, CNVSTR имеет самый низкий приоритет.17.1.1. Назначение и распределение выводов при помощи матрицыМатрица назначает выводы портов периферийным модулям, если соответствующие биты подключенияв регистрах конфигурации матрицы XBR0, XBR1 и XBR2 установлены в 1 (см. рис.17.7, рис.17.8 и рис.17.9).Рисунок 17.3. Таблица декодирования приоритетов матрицы(EMIFLE = 0; P1MDIN = 0xFF)P0Выв. I/OTX002●CEX1CEX2CEX3CEX4ECICP0CP1T0/INT0T1/INT1T2T2EXT470123P245670123P3456701234567●●●●●●●●●●●●●●SMB0EN: XBR0.0●●●UART1EN: XBR2.2● ● ●●●●●● ● ●●●●● ● ● ● ●●●●●●●● ● ● ● ●● ● ● ● ● ● ●PCA0ME: XBR0.[5:3]●●● ● ● ● ● ● ●● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ●ECI0E: XBR0.6● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ●● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ●CP0E: XBR0.7CP1E: XBR1.0● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ●● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ●● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ●T0E: XBR1.1INT0E: XBR1.2T1E: XBR1.3● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ●● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ●INT1E: XBR1.4T2E: XBR1.5● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ●● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ●T2EXE: XBR1.6T4E: XBR2.3● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ●/SYSCLK ● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ●T4EXE: XBR2.4T4EXМульт-й адр.
(ст.)/Немульт-й адр. (мл.)Ред. 1.4Мульт-ые данные/Немульт-ые данныеAD7/D7AD6/D6AD5/D5CNVSTE: XBR2.0AD4/D4AD3/D3AD2/D2AD1/D1AD0/D0A15m/A7A14m/A6A13m/A5A12m/A4A11m/A3A10m/A2A9m/A1A8m/A0AIN1.7/A15AIN1.6/A14AIN1.5/A13AIN1.4/A12AIN1.3/A11AIN1.2/A10AIN1.1/A9AIN1.0/A8/WR/RDВходы AIN1/Немульт-й адрес (СЗР)163SYSCKE: XBR1.7● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ●ALECNVSTRБиты регистровматрицыSPI0EN: XBR0.1●●●SCLCEX06●NSSRX15UART0EN: XBR0.2●MOSITX1P14●MISOSDA3●RX0SCK1C8051F020/1/2/3Например, если бит UART0EN (XBR0.2) установлен в 1, то выводы TX0 и RX0 будут отображены на портыР0.0 и Р0.1 соответственно.
Т.к. УАПП0 имеет наивысший приоритет, то его выводы всегда будут отображатьсяна порты Р0.0 и Р0.1, когда бит UART0EN установлен в 1. Если биты подключения цифровых модулей неустановлены в 1, то их порты не доступны на выводах портов микроконтроллера. Важно также иметь ввиду,что, если выбраны последовательные порты (т.е.
![](https://s.studizba.com/z.php?f=/templates/si/i/noavatar.png&w=100&h=100&t=1"){kind=avatar}
