F18-19 (1041602), страница 4
Текст из файла (страница 4)
134Рисунок 17.17. TL2: Младший байт таймера 2.....................................................….................................................. 134Рисунок 17.18. TH2: Старший байт таймера 2......................................................….................................................. 13417.3. Таймер 3……………..................................................................................................….......................................
135Рисунок 17.19. Структурная схема таймера 3...................................................................…...................................... 135Рисунок 17.20. TMR3CN: Регистр управления таймером 3.............................................…..................................... 136Рисунок 17.21.
TMR3RLL: Младший байт регистра перезагрузки таймера 3...............…..................................... 136Рисунок 17.22. TMR3RLH: Старший байт регистра перезагрузки таймера 3..............…....................................... 136Рисунок 17.23. TMR3L: Младший байт таймера 3...........................................................…......................................
136Рисунок 17.24. TMR3H: Старший байт таймера 3............................................................…..................................... 13618. ПРОГРАММИРУЕМЫЙ МАССИВ СЧЕТЧИКОВ.............................…...................... 137Рисунок 18.1. Структурная схема ПМС………................................................................................…...................... 13718.1. Модули захват/сравнение…………….......................................................................................…..................... 138Таблица 18.1. Настройка модулей захват/сравнение в регистре PCA0CPM………………………...…………....
138Рисунок 18.2. Схема формирования прерывания от ПМС..................................................................…..………… 1385Ред. 1.2C8051F018C8051F019Рисунок 18.3 Структурная схема ПМС в режиме захвата.........................................…...........................…………. 139Рисунок 18.4. Структурная схема ПМС в режиме программного таймера..............….….......................…………140Рисунок 18.5.
Структурная схема ПМС в режиме высокоскоростного выхода…..….............................…………140Рисунок 18.6. Структурная схема ПМС в режиме ШИМ..........................................….............................…………14118.2. Таймер/счетчик ПМС..………….....................................................................……............................................ 142Таблица 18.2.
Выбор тактового сигнала для ПМС......................................................…........................................... 142Рисунок 18.7. Структурная схема таймера/счетчика ПМС.........................................…..........................................
14218.3. Описание регистров, связанных с работой ПМС................................................….......................................... 143Рисунок 18.8. PCA0CN: Регистр управления ПМС.....................................................….......................................... 143Рисунок 18.9. PCA0MD: Регистр режима ПМС……...................................................….......................................... 144Рисунок 18.10. PCA0CPMn: Регистры управления модулями захват/сравнение.....…........................................... 145Рисунок 18.11.
PCA0L: Младший байт таймера/счетчика ПМС................................….......................................... 146Рисунок 18.12. PCA0H: Старший байт таймера/счетчика ПМС................................…........................................... 146Рисунок 18.13. PCA0CPLn: Младший байт модуля захвата ПМС.............................….......................................... 146Рисунок 18.14. PCA0CPHn: Старший байт модуля захвата ПМС.....……................…........................................... 14619. ИНТЕРФЕЙС JTAG (IEEE 1149.1) ....................................................…........................
147Рисунок 19.1. IR: Регистр команд интерфейса JTAG ............................................................................................ 14719.1. Граничное сканирование….............................................................................................................................. 148Таблица 19.1. Описание бит регистра данных интерфейса граничного сканирования..........…….................... 148Рисунок 19.2. DEVICEID: Регистр JTAG идентификатора устройства…............................................................ 14919.2.
Команды программирования Flash-памяти.................................................................................................... 150Рисунок 19.3. FLASHCON: Регистр управления режимами чтения/записиFlash-памяти интерфейса JTAG........……………………….......……..................... 151Рисунок 19.4. FLASHADR: Регистр адреса Flash-памяти интерфейса JTAG .....................................................
151Рисунок 19.5. FLASHDAT: Регистр данных Flash-памяти интерфейса JTAG.........…….................................... 152Рисунок 19.6. FLASHSCL: Регистр делителя модуля Flash-памяти интерфейса JTAG ..................................... 15219.3. Средства поддержки отладки........….............................................................................................….................
153Ред. 1.26C8051F018C8051F0191. КРАТКИЙ ОБЗОРМикроконтроллеры (МК) C8051F018/19 представляют собой полностью интегрированные на одномкристалле системы для обработки смешанных (аналого-цифровых) сигналов, в состав которых входитпрецизионный 10-разрядный многоканальный АЦП. Сравнительная характеристика МК приведена втаблице1.1. Каждый МК имеет два компаратора напряжения, источник опорного напряжения и 8051совместимое микропроцессорное ядро с 16 Кбайтами Flash-памяти и 1,25 Кбайтами ОЗУ.
Кроме этого имеютсяаппаратно реализованные последовательные интерфейсы I2C/SMBus, SPI и УАПП, а также программируемыймассив счетчиков/таймеров (ПМС) с пятью модулями захвата/сравнения. Имеются также четыре 16-разрядныхтаймера общего назначения и четыре 8-разрядных цифровых порта ввода/вывода общего назначения.Все МК имеют встроенные схему слежения за напряжением питания, сторожевой таймер, тактовыйгенератор и представляют собой, таким образом, функционально-законченную систему на кристалле. КаждыйМК имеет эффективные средства для управления аналоговыми и цифровыми периферийными модулями.Имеется возможность внутрисхемного программирования Flash-памяти, что обеспечивает долговременное(энергонезависимое) хранение данных, а также позволяет осуществлять обновление программного обеспеченияв готовых изделиях.
Каждый МК с целью уменьшения энергопотребления может отключить любыепериферийные модули.Встроенный интерфейс JTAG позволяет производить «неразрушающую» (не используются внутренниересурсы) внутрисхемную отладку в режиме реального времени, используя МК, установленные в конечноеизделие. Средства отладки обеспечивают проверку и модификацию памяти и регистров, расстановку точекостанова и временных меток, пошаговое исполнение программы, а также поддерживают команды запуска иостановки. В процессе отладки с использованием интерфейса JTAG все аналоговые и цифровые периферийныемодули полностью сохраняют свою работоспособность.Каждый МК предназначен для работы в промышленном температурном диапазоне (-45ºС…+85ºС) принапряжении питания 2,8В…3,6В.
На порты ввода/вывода, выводы интерфейса JTAG, а также на вывод /RSTмогут быть поданы входные сигналы напряжением до 5В. МК C8051F018 выпускается в 64-выводном корпусетипа TQFP (структурная схема приведена на рис.1.1). МК C8051F019 выпускается в 48-выводном корпусе типаTQFP (структурная схема приведена на рис.1.2).7MIPS (макс.)FLASH - памятьОЗУSMBus/I2CSPIUARTТаймеры (16-разр.)Программируемыймассив счетчиковЦифровые портыввода/выводаРазрядность АЦП (бит)Производительность АЦП(тыс. преобразований/сек)Количество каналов АЦПИсточник опорногонапряженияДатчик температурыКомпараторы напряженияТип корпусаТаблица 1.1.
Сравнительная характеристика микроконтроллеровC8051F0182516k1280√√√4√32101008√√264TQFPC8051F0192516k1280√√√4√16101008√√248TQFPРед. 1.2C8051F018C8051F019Питание аналоговых модулейSPI BusTCKTMSTDITDOPCA16КбайтFLASHГранич. скан-еJTAGОтладчикСброс/RSTVDDМониторWDTСхемавнешнегогенератораXTAL1XTAL2Тактовыйсигнал8051ЯДРО256 байтОЗУ1024 байтОЗУ(XRAM)Таймер 3Защелкапорта 0Защелкапорта 1Защелкапорта 2SFR шинаЗащелкапорта 3ВнутреннийгенераторVREFТаймеры0,1,2МАТРИЦАДрайвер прота 0AV+AV+AGNDAGNDУАППSMBusP0.0P0.1P0.2P0.3P0.4P0.5P0.6P0.7Драйвер порта 1Питание цифровых модулейP1.0P1.1P1.2P1.3P1.4P1.5P1.6P1.7Драйвер порта 2VDDVDDVDDDGNDDGNDDGNDP2.0P2.1P2.2P2.3P2.4P2.5P2.6P2.7Драйвер порта 3Рисунок 1.1.
Структурная схема C8051F018P3.0P3.1P3.2P3.3P3.4P3.5P3.6P3.7ИОНNCAIN0AIN1AIN2AIN3AIN4AIN5AIN6AIN7МультиплексорNCПрогУсилАЦП100выб/сТЕМПCP0+CP0CP1+КП0КП1CP1-Ред. 1.28C8051F018C8051F019SPI BusПитание аналоговых модулейTCKTMSTDITDOPCA16КбайтFLASHГранич. скан-еJTAGОтладчикСброс/RSTVDDМониторWDTСхемавнешнегогенератораXTAL1XTAL2Тактовыйсигнал8051ЯДРО256 байтОЗУ1024 байтОЗУ(XRAM)Таймер 3Защелкапорта 0Защелкапорта 1Защелкапорта 2SFR шинаЗащелкапорта 3ВнутреннийгенераторVREFТаймеры0,1,2МАТРИЦАДрайвер прота 0УАППSMBusP0.0P0.1P0.2P0.3P0.4P0.5P0.6P0.7P1.0P1.1P1.2P1.3P1.4P1.5P1.6P1.7Драйвер порта 2AV+AV+AGNDAGNDПитание цифровых модулейДрайвер порта 3VDDVDDDGNDDGNDDGNDDGNDДрайвер порта 1Рисунок 1.2.
![](https://s.studizba.com/z.php?f=/templates/si/i/noavatar.png&w=100&h=100&t=1"){kind=avatar}
