F18-19 (1041602), страница 33
Текст из файла (страница 33)
Если записываемый регистр содержитменее 18 бит, то записываемые данные должны быть выровнены влево, т.е. СЗР должен занимать бит 17. Этопозволяет использовать для записи более коротких регистров меньшее число тактовых циклов интерфейсаJTAG. Например, запись 8-разрядного регистра можно осуществить путем сдвига только 10 бит. После того,как операция записи инициирована, необходимо выполнять опрос бита занятости, чтобы определить момент,когда можно инициировать следующую операцию. Содержимое регистра команд IR нельзя изменять, покавыполняются операции чтения или записи.Исходящие данные косвенного регистра данных имеют следующий формат:19018:1Считываемые данные0ЗанятоБит «Занято» показывает, что текущая операция не завершена.
Он устанавливается в 1, когда операцияинициируется, и сбрасывается в 0, когда операция завершается. Команды чтения или записи игнорируются,пока бит занятости равен единице. В действительности, если за операцией опроса бита занятости на равенствонулю следует операция чтения или записи, то запись (посредством интерфейса JTAG) следующей операцииможно осуществлять во время проверки бита занятости на равенство нулю. Следующая операция (чтения илизаписи) будет игнорироваться до тех пор, пока бит занятости читается как ноль, и будет инициирована, кактолько бит занятости станет равен единице.
Бит «Занято» занимает бит 0 косвенного регистра данных, чтопозволяет опросить его путем одноразрядного сдвига. Когда при ожидании завершения операции чтения битзанятости становится равен нулю, можно сдвигать следующие 18 бит для получения результирующих данных.Считываемые данные всегда выровнены вправо. Это позволяет для чтения регистров с разрядностью менее 18бит использовать меньшее число сдвигов. Например, для получения результата операции чтения байтатребуется 9 сдвигов (бит занятости + 8 бит данных).Ред.
1.2150C8051F018C8051F019Рисунок 19.3. FLASHCON: Регистр управления режимами чтения/записиFlash-памяти интерфейса JTAG.WRMD3WRMD2WRMD1WRMD0RDMD3RDMD2Бит 7Бит 6Бит 5Бит 4Бит 3Бит 2RDMD1Бит 1RDMD0Значениепри сбросе:00000000Бит 0Этот регистр определяет, каким образом логика интерфейса Flash-памяти будет реагировать на операциичтения и записи в регистр FLASHDAT.Биты 7-4: WRMD3-0: Биты выбора режима записи.Биты выбора режима записи управляют реакцией логики интерфейса на операции записи врегистр FLASHDAT.
Возможны следующие варианты:0000: Запись регистра FLASHDAT заменяет данные в регистре FLASHDAT, но во всемостальном игнорируется.0001: Запись регистра FLASHDAT инициирует запись содержимого FLASHDAT в ячейкупамяти, адресуемую регистром FLASHADR. После завершения содержимое регистраFLASHADR инкрементируется (увеличивается на 1).0010: Запись регистра FLASHDAT инициирует стирание (установку всех байт в состояние0xFF) той страницы Flash-памяти, которая содержит адрес, указанный в регистреFLASHADR.
Чтобы стирание произошло, в регистр FLASHDAT должно быть записанозначение 0xA5. FLASHADR не изменяется. Если FLASHADR = 0x7DFE – 0x7DFF, тобудет стерто все доступное пользователю пространство памяти (т.е. вся Flash-память заисключением зарезервированной области 0x7E00 – 0x7FFF).(Все другие значения бит WRMD3-0 зарезервированы.)Биты 3-0: RDMD3-0: Биты выбора режима чтения.Биты выбора режима чтения управляют реакцией логики интерфейса на операции чтения изрегистра FLASHDAT. Возможны следующие варианты:0000: Операция чтения регистра FLASHDAT возвращает данные из регистра FLASHDAT, ново всем остальном игнорируется.0001: Чтение регистра FLASHDAT инициирует чтение байта, адресуемого регистромFLASHADR, если на данный момент нет активных операций.
Этот режимиспользуется для чтения блоков памяти.0010: Чтение регистра FLASHDAT инициирует чтение байта, адресуемого регистромFLASHADR только в том случае, если на данный момент нет активных операций илюбые данные, полученные в результата предыдущей операции чтения, ужепрочитаны из регистра FLASHDAT. Этот режим позволяет читать одиночные байты(или последний байт блока) без инициации дополнительного чтения.(Все другие значения бит RDMD3-0 зарезервированы.)Рисунок 19.4. FLASHADR: Регистр адреса Flash-памяти интерфейса JTAG.Значениепри сбросе:0x0000Бит 15Бит 0Этот регистр содержит адрес для всех операций чтения/записи/стирания Flash-памяти интерфейса JTAG.Содержимое этого регистра автоматически инкрементируется после каждой операции чтения или записинезависимо от того, была ли операция успешной или неудачной.Биты 15-0: 16-разрядный адрес для операций с Flash-памятью.151Ред.
1.2C8051F018C8051F019Рисунок 19.5. FLASHDAT: Регистр данных Flash-памяти интерфейса JTAGDATA7 DATA6 DATA5 DATA4 DATA3 DATA2 DATA1 DATA0Бит 9Бит 8Бит 7Бит 6Бит 5Бит 4Бит 3FAILБит 2FBUSYБит 1Значениепри сбросе:0000000000Бит 0Этот регистр используется для чтения данных из Flash-памяти или записи данных во Flash-памятьпосредством интерфейса JTAG.Биты 9-2: DATA7-0: Байт данных Flash-памяти.Бит 1: FAIL: Бит ошибки операций с Flash-памятью.0: Предыдущая операция с Flash-памятью была успешной.1: Предыдущая операция с Flash-памятью быласоответствующая ячейка памяти была заблокирована.неудачной.Обычнопоказывает,чтоБит 0: FBUSY: Бит занятости интерфейса Flash-памяти.0: Логика интерфейса Flash-памяти свободна.1: Логика интерфейса Flash-памяти обрабатывает запрос.
Пока FBUSY = 1, чтение или записьне будут инициировать другую операцию.Рисунок 19.6. FLASHSCL: Регистр делителя модуляFlash-памяти интерфейса JTAGFOSEFRAE--FLSCL3FLSCL2Бит 7Бит 6Бит 5Бит 4Бит 3Бит 2FLSCL1FLSCL0Бит 1Значениепри сбросе:00000000Бит 0Этот регистр управляет схемой установки временных интервалов для операции чтения Flash-памяти иделителем, необходимым для генерации корректных временных интервалов, требуемых модулем Flashпамяти для выполнения операций записи/стирания.Бит 7: FOSE: Бит включения ждущего таймера модуля Flash-памяти.0: Строб чтения Flash-памяти имеет ширину, равную полному тактовому циклу.1: Строб чтения Flash-памяти имеет ширину, равную 50 нс.Бит 6: FRAE: Бит разрешения постоянного чтения Flash-памяти.0: Flash-выход и усилитель считывания включены только тогда,выполнения операции чтения Flash-памяти.1: Flash-выход и усилитель считывания включены всегда.
Этоограничения колебаний потребляемого (от источника питаниявызываемых включением/отключением усилителей считывания,наведенный цифровой шум.когда это необходимо дляможет использоваться дляцифровых модулей) тока,что позволяет уменьшитьБиты 5-4: Не используются.
Читаются как 00b.Биты 3-0: FLSCL3-0: Биты управления делителем модуля Flash-памяти.Биты FLSCL3-0 управляют делителем, используемым для генерации сигналов тактированияопераций с Flash-памятью. Значение этих бит должно быть записано до инициации какойлибо операции с Flash-памятью. Значение делителя должно быть наименьшим целымзначением, удовлетворяющим следующей формуле:FLSCL[3:0] > log2(fSYSCLK / 50кГц),где fSYSCLK – частота системного тактового сигнала. Если FLSCL[3:0] = 1111b, то всеоперации записи/стирания Flash-памяти запрещены.Ред.
1.2152C8051F018C8051F01919.3. Средства поддержки отладкиКаждый МК имеет встроенные интерфейс JTAG и средства отладки, которые обеспечивают«неразрушающую» внутрисхемную отладку в режиме реального времени с использованием МК,установленного в конечное изделие. Для отладки используются четыре вывода интерфейса JTAG. Средстваотладки фирмы Silicon Laboratories’ поддерживают проверку и модификацию памяти и регистров, расстановкуточек останова и временных меток, пошаговую отладку, а также запуск команд на выполнение и их остановку.При этом не требуется никаких специальных дополнительных ОЗУ, памяти программ или каналов связи.
Вовремя отладки все цифровые и аналоговые периферийные модули не отключаются и работают корректно. Приостановке МК в точке останова или при пошаговой отладке сторожевой таймер отключается.Комплекты средств разработки C8051F015DK для МК C8051F018/19 содержит все необходимыеаппаратные и программные средства для разработки программного кода и выполнения внутрисхемной отладки.Каждый комплект включает в себя программный пакет с интегрированной средой разработки, котораясодержит отладчик и встроенный ассемблер стандарта 8051. Имеется блок-преобразователь RS-232/JTAG, атакже демонстрационная плата с установленным МК (C8051F015) и большой свободной областью длямакетирования. Кроме этого в комплект средств разработки входят кабели RS-232 и JTAG, а также блокпитания в настенном исполнении.153Ред. 1.2.
![](https://s.studizba.com/z.php?f=/templates/si/i/noavatar.png&w=100&h=100&t=1"){kind=avatar}
