Теория дискретных устройств - ответы на вопросы на СтудИзбе

Идемпотентный закон описывается уравнениями…

• Х+Х+…+Х=Х; Х*Х*…*Х=Х
• Х+Y=Y+Х; Х*Y=Y*Х
• (Х+Y)+Z=X+(Y+Z); (X*Y)*Z=X*(Y*Z)

Указать карту Карно, соответствующую функции

Демультиплексор – это...

• устройство, имеющее n адресных входов, 2n входов данных, один информационный выход и выполняющее передачу данных (переключение, коммутацию) с одного из входов данных на информационный выход, в зависимости от двоичного кода, поданного на адресные входы
• устройство, имеющее n адресных входов, один вход данных, 2n информационных выходов и выполняющее передачу данных (переключение, коммутацию) со входа данных на один их информационных выходов в зависимости от двоичного кода, поданного на адресные входы
• комбинационное устройство, преобразующее один двоичный код в другой двоичный код
• комбинационное устройство, преобразующее двоичный код в десятичное число
• комбинационное устройство, преобразующее десятичные числа в двоичную систему счисления

Автомат Мили – это...

• конечный автомат, выходное значение сигнала в котором зависит только от состояния автомата в данный момент времени и не зависит от входного сигнала
• конечный автомат, выходное значение сигнала в котором зависит не только от состояния автомата в данный момент времени, но и от состояния, в которое перейдет автомат в следующий момент времени
• конечный автомат, выходное значение сигнала в котором зависит не только от состояния автомата в данный момент времени, но и от входного сигнала в данный момент времени

Схема, представленная на рисунке,
реализует логическую функцию…

• И
• НЕ
• ИЛИ
• И-НЕ

В котором столбце таблицы представлен код Грея?

• 3
• 1
• 2
• 4

Шифратор – это...

• устройство, имеющее n адресных входов, один вход данных, 2n информационных выходов и выполняющее передачу данных (переключение, коммутацию) со входа данных на один их информационных выходов в зависимости от двоичного кода, поданного на адресные входы
• комбинационное устройство, преобразующее двоичный код в десятичное число
• комбинационное устройство, преобразующее десятичные числа в двоичную систему счисления
• комбинационное устройство, преобразующее один двоичный код в другой двоичный код
• устройство, имеющее n адресных входов, 2n входов данных, один информационный выход и выполняющее передачу данных (переключение, коммутацию) с одного из входов данных на информационный выход, в зависимости от двоичного кода, поданного на адресные входы

Демультиплексор – это...

• комбинационное устройство, преобразующее один двоичный код в другой двоичный код
• комбинационное устройство, преобразующее двоичный код в десятичное число
• комбинационное устройство, преобразующее десятичные числа в двоичную систему счисления
• устройство, имеющее n адресных входов, 2n входов данных, один информационный выход и выполняющее передачу данных (переключение, коммутацию) с одного из входов данных на информационный выход, в зависимости от двоичного кода, поданного на адресные входы
• устройство, имеющее n адресных входов, один вход данных, 2n информационных выходов и выполняющее передачу данных (переключение, коммутацию) со входа данных на один их информационных выходов в зависимости от двоичного кода, поданного на адресные входы

Для текстового описания, приведенного ниже нарисуйте синтезированную структуру
(интерфейс модуля half_adder: half_adder( output co, sum, input a, b);)
module full _adder (
output fco, fsum,
input cin, a, b
wire cl, s1, c2;
half_adder ul (cl, s1, a, b);
half_adder u2
(.a (sl), .b(cin), .sum (fsum), . co(c2)) ;
or u3 (fco, cl, c2) ;
endmodule

Для приведенной ниже структуры создайте иерархическое описание на языке Verilog

На языке Verilog опишите параметризируемый модуль умножения (без знака), включающий: – 2 регистра на входах данных и 1 регистр на выходе данных (реализовать на базе одного параметризированного регистра) – Умножитель (параметризируемый)
Параметр – разрядность входов и выхода: базовая разрядность входов – 4, выхода – 8 бит

Для приведенной ниже структуры создайте описание на языке Verilog

На языке Verilog создайте описание одно-портовой памяти (128 слов, разрядность 8 бит) с синхронной записью и чтением данных (при описании можно выбрать любой из режимов: Old data read-during-write или new data read-during-write)

На языке Verilog создайте описание простой двух-портовой памяти (128 слов, разрядность 8 бит) с синхронной записью и чтением данных (при описании можно выбрать любой из режимов: Old data read-during-write или new data read-during-write)

На языке Verilog создайте описание реверсивного 4 разрядного двоично-десятичного счетчика с параллельной загрузкой:

На языке Verilog создайте описание реверсивного N разрядного двоичного счетчика с параллельной загрузкой

В текстовом описании на языке Verilog представлены два процедурных блока. Для каждого процедурного блока определите сколько будет синтезировано триггеров и нарисуйте синтезированную структуру
module labT (di1, di2, clk, do1, do2);
input clk, di1, di2;
output reg do1, do2;
reg tmp1, tmp2;
always @(posedge clk)
begin
tmp1 = di1;
do1 = tmp1;
end
always @(posedge clk)
begin
tmp2 <= di2;
do2 <= tmp2;
end
endmodule

На языке Verilog создайте описание сдвигающего регистра

Для приведенного текстового описания на языке Verilog приведите синтезированную структуру
module rg_ex9 (d, clk, q) ;
input d;
input clk;
output q
reg [3:0) tmp;
always @ ( posedge clk ) tmp <= (tmp[2:0], d) :
assign q = tmp [3] ;
endmodule

Для приведенного текстового описания на языке Verilog приведите синтезируемую структуру (включая входы управления регистра)
module labT (clk, ena, aclr, d, q);
input clk, ena, aclr;
input [7:0] d;
output reg [7:0] q;
always @(posedge clk or negedge aclr)
if(aclr == 0) q<=0;
else if(ena)
q <= d;
endmodule

Для приведенного текстового описания на языке Verilog приведите синтезируемую структуру
module labT ( input d, clk, sclr, output reg q );
always @(posedge clk)
begin
if (sclr) q <= 1'b0;
else q <= d;
end
endmodule

Определите по фрагменту текстового описания чему будут равны a и b после выполнения процедурного блока
initial begin
a = 1’b0; //Assgnmnt0
b = 1’b1; //Assgnmnt1
a = b; //Assgnmnt2
b = a; //Assgnmnt3
end

Определите по фрагменту текстового описания чему будут равны a и b после выполнения процедурного блока
initial begin
a = 1’b0; //Assgnmnt0
b = 1’b1; //Assgnmnt1
a <= b; //Assgnmnt2
b <= a; //Assgnmnt3
end

По заданному текстовому описанию на языке Verilog нарисуйте синтезированную структуру
module ex4 (a_in, res_exp);
input [ 7:0] a_in;
output [31:0] res_exp;
assign res_exp = a_in ** 3;
endmodule

По заданному текстовому описанию на языке Verilog определите, что будет на выходах rez_ra и rezll если на вход подать значение 7’b10000001 .
module labT (a_in, rez_ra, rez_ll);
input [7:0] a_in;
output [7:0] rez_ra, rez_ll;
assign rez_ra = a_in >>> 3;
assign rez_ll = a_in << 4;
endmodule

Чему будут раны значения c, d, e в приведенном текстовом описании?
module ex8_and ( c, d, e ):
output (7:01 c, d, e;
wire [5:0] а = 6'b100101;
wirel (3:0] b = 4'b1111:
assian c = at b
assion ds a t do:
assign e = a 66 b;
endmodule

Для приведенного текстового описания нарисуйте синтезируемую структуру
module labT (a_in, b_in, exp_and );
input [2:0] a_in, b_in;
output exp_and;
assign exp_and = ^a_in && (a_in | b_in);
endmodule

Для приведенного текстового описания нарисуйте синтезируемую структуру
module labT (a_in, b_in, rez_and );
input [2:0] a_in, b_in;
output rez_and;
assign rez_and = a_in && b_in;
endmodule

Для приведенного текстового описания нарисуйте синтезируемую структуру
module ex8 (a_in, rez_not );
input [3:0] a_in;
output rez_not;
assign rez_not = ! a_in;
endmodule

Имеются ли значения a_in в приведенном текстовом описании, при которых выход rez = 2’b10 ? Если ответ – да, то приведите это (эти) значения.
module ex10 (a_in, rez );
input [3:0] a_in;
output [1:0] rez;
assign rez = ({2{a_in}}== 8'b10011001)? 2'b10:2'b01;
endmodule

Для приведенного текстового описания нарисуйте синтезируемую структуру
module ex_co (a_in, b_in, sel, d_out );
input (3:0] a_in, b_in;
input sel;
output (3:01 d_out;
assign d_out = (sel)? a_in:b_in;
endmodule

Для приведенного текстового описания нарисуйте синтезируемую структуру
module exs(a, b, c, d);
input (1:0] a, b;
output [1:01 c;
output (1:0] d;
wire [1:0] mem [3:0];
assign mem [3] = a;
assign mem[2] = b;
assign d[1] = mem [3] [1];
assign d[0] = mem [21[01;
assign c = mem [3];
endmodule

Для приведенного текстового описания нарисуйте синтезируемую структуру
module ex6(a, b, c, d) :
input (1:0] a, b;
output [1:0] C;
output [1:0] d;
wire [1:0] mem (3:0] [5 :0];
assign mem[3] [5] = a;
assign mem [2] (4] = b;
assign d[1] = mem [3] [5] [11;
assign d[0] = mem [2] [4]| (01;
assign c = mem [3] [5];
endmodule

Для приведенного текстового описания нарисуйте синтезируемую структуру
module ex3(a, d);
input [3:0] a;
output (4:0] d;
assign d[3-: 4] = a;
assign d[4-:1] =а [3+:11] ;
endmodule

Являются ли оба приведенных текстовых описаний на языке Verilog правильными?
Если имеется хотя бы одно правильное описание - нарисуйте синтезируемую структуру.
module ex2 (a, b, x);
input a, b;
output X;
wire temp;
assign temp = a;
assign temp = b;
assign x = temp;
enamodule

module ex2 (a, b, x) ;
input a, b;
output x;
wor temp;
assign temp = a;
assign temp = b;
assign x = temp;
endmodule

Совпадают или нет результаты синтеза для двух приведенных текстовых описаний. Нарисуйте структуру(ы) синтезируемых схем.

Равны ли числа -4’h9 и 4’sh9 (укажите их значения в десятичной системе)

Равны ли числа 4’b1111 и 4’D31 (укажите их значения в десятичной системе)

Равны ли числа 4’sb1111 и -4’D17 (укажите их значения в десятичной системе)

Равны ли числа -4’sb1111 и 4’D17 (укажите их значения в десятичной системе)