Являются ли оба приведенных текстовых описаний на языке Verilog - Ответ на вопрос №33215

Вопрос

Являются ли оба приведенных текстовых описаний на языке Verilog правильными?
Если имеется хотя бы одно правильное описание - нарисуйте синтезируемую структуру.
module ex2 (a, b, x);
input a, b;
output X;
wire temp;
assign temp = a;
assign temp = b;
assign x = temp;
enamodule

module ex2 (a, b, x) ;
input a, b;
output x;
wor temp;
assign temp = a;
assign temp = b;
assign x = temp;
endmodule

Ответ