Для приведенного текстового описания на языке Verilog - Ответ на вопрос по ТДУ №33235

Вопрос

Для приведенного текстового описания на языке Verilog приведите синтезируемую структуру
module labT ( input d, clk, sclr, output reg q );
always @(posedge clk)
begin
if (sclr) q <= 1'b0;
else q <= d;
end
endmodule

Ответ