На языке Verilog опишите параметризируемый модуль умножения - Ответ на вопрос по ТДУ №33247
-42%
Вопрос
На языке Verilog опишите параметризируемый модуль умножения (без знака), включающий: – 2 регистра на входах данных и 1 регистр на выходе данных (реализовать на базе одного параметризированного регистра) – Умножитель (параметризируемый)Параметр – разрядность входов и выхода: базовая разрядность входов – 4, выхода – 8 бит
Ответ
Если нужен другой вариант работы или отдельная задача из любой работы, пишите в комментарии
tddd
![](https://s.studizba.com/z.php?f=/templates/si/i/noavatar.png&w=100&h=100&t=1"){kind=avatar}
