Счётчики

СЧЕТЧИКИ

Общие сведения.

Счетчик - цифровое устройство, осуществляющее счет числа появлений на входе определенного логического уровня. В дальнейшем во всех случаях, когда это не оговаривается специально, будем полагать, что счетчик производит подсчет числа содержащихся во входном сигнале переходов с уровня лог. 0 к уровню лог. 1. При импульсном представлении логических переменных уровню лог. 1 соответствует импульс, и счетчик ведет счет поступающих на вход импульсов.

Числа в счетчике представляются определенными комбинациями состояний триггеров. При поступлении на вход очередного уровня лог. 1 в счетчике устанавливается новая комбинация состояний триггеров, соответствующая числу, на единицу большому предыдущего числа. Таким образом, счетчик представляет собой логическое устройство последовательностного типа, в котором новое состояние определяется предыдущим состоянием и значением логической переменной на входе.

Для представления чисел в счетчике могут использоваться двоичная или десятичная системы счисления. При использовании двоичной системы состояния триггеров и соответствующие им уровни на прямых выходах триггеров определяют цифры двоичных разрядов числа. Если для регистрации двоичного числа в счетчике используется n триггеров, то максимальное значение числа, до которого может вестись счет, N = 2ⁿ - 1. Так, при n = 4 N = l5. На рис. 8.40 показаны вход и выходы счетчика (без раскрытия схемы счетчика), а в табл. 8.19 приведено состояние триггеров, соответствующее различному числу поступивших на вход импульсов.

При использовании десятичной системы счисления цифры разрядов десятичного числа в счетчике представляются в четырехразрядной двоичной форме, т. е. используется двоично-кодированная десятичная система счисления. Таким образом, для представления цифр каждого разряда десятичного числа требуется четыре триггера, и если число десятичных разрядов k, то число триггеров, необходимое для регистрации чисел в счетчике равно 4k, а максимальное значение чисел N = 10^k - 1. В табл. 8.20 показана последовательность состояний триггеров в двухразрядном десятичном счетчике, приведенном на рис. 8.41.

Наряду с суммирующими счетчиками, в которых в процессе счета каждое очередное число на одну единицу превышает предыдущее, используются и такие счетчики, в которых в процессе счета числа последовательно убывают (эти счетчики называются вычитающими). Находят применение счетчики, которые допускают в процессе работы автоматическое переключение (реверс) из режима суммирующего счетчика в режим вычитающего счетчика, и наоборот. Такие счетчики называют реверсивными. Хотя для построения счетчиков могут использоваться любые типы триггеров, на которых может быть организован счетный вход, в дальнейшем будем пользоваться только одним типом, JK-триггерами.

Суммирующие двоичные счетчики.

рис 8.41

В суммирующем счетчике поступление на вход очередного уровня лог. 1 (очередного импульса) вызывает увеличение на одну единицу хранимого в счетчике числа. Таким образом, в счетчике устанавливается число, которое получается путем суммирования предыдущего значения с единицей. Это суммирование проводится по обычным правилам выполнения операций сложения в двоичной системе счисления. Например,

Заметим, что в процессе такого суммирования имеют место следующие особенности:

1. если цифра некоторого разряда остается неизменной либо изменяется с 0 на 1, то при этом цифры более старших разрядов не изменяются;
2. если цифра некоторого разряда изменяется с 1 на 0, то происходит инвертирование цифры следующего за ним более старшего разряда.

Этот принцип использован при построении схемы счетчика, представленной на рис. 8.42,а. В построении схемы имеются следующие особенности:

1. входы J и K в каждом триггере объединены и на эти входы подан уровень лог. 1, таким образом, в каждом триггере синхронизирующий вход С является счетным входом триггера;
2. сигнал с прямого выхода триггера каждого разряда поступает на счетный вход С триггера следующего более старшего разряда, а на счетный вход триггера 1-го разряда Тг₁ подаются входные просчитываемые импульсы.

рис 8.42

Если на счетном входе С триггера действует импульс, то его положительным фронтом переключается ведущая часть триггера, на отрицательном фронте - ведомая его часть. Итак, при каждом изменении сигнала на счетном входе с уровня лог. 1 на уровень лог. 0 изменяется на противоположное состояние выхода триггера. Таким образом, на отрицательном фронте сигнала на выходе триггера происходит переключение следующего за ним триггера более старшего разряда. На рис. 42,б показана временная диаграмма работы данного счетчика.

С каждым входным импульсом число в счетчике увеличивается на единицу. Такое нарастание числа происходит до тех пор, пока после (2ⁿ - 1)-го входного импульса (n - число разрядов в счетчике) не установится в счетчике двоичное число 11...1. Далее с приходом 2ⁿ-го импульса в счетчике устанавливается исходное состояние 00 ... 0, после чего счет ведется сначала. Таким образом, при непрерывной подаче на вход импульсов счетчик циклически с периодом в 2ⁿ входных импульсов сбрасывается в исходное состояние.

Рассмотренная схема счетчика имеет следующие недостатки. Пусть первые k триггеров младших разрядов счетчика установлены в состояние лог. 1 и на вход счетчика поступает очередной импульс. При этом будет происходить процесс последовательного переключения триггеров. Если x - время переключения триггера, то относительно отрицательного фронта входного импульса первый триггер переключится с задержкой x, второй триггер переключается с задержкой x относительно отрицательного фронта сигнала на выходе первого триггера и с задержкой 2x относительно отрицательного фронта входного импульса и т. д. Следовательно, задержка в переключении k-го триггера составит kx. При большом числе разрядов задержка в переключении триггера старшего разряда может оказаться недопустимо большой. Ниже рассматриваются способы уменьшения этой задержки и, таким образом, увеличения быстродействия счетчика.

Для дальнейшего удобнее описывать процесс суммирования с помощью логических выражений.

Пусть a₁, ..., а_n - цифры разрядов числа до суммирования; c_l, ..., с_n - цифры разрядов числа, получаемого в результате суммирования с единицей; p_i - значение переноса, формируемого в (i - 1)-м разряде счетчика и передаваемого в 1-й разряд.

Функционирование i-го разряда счетчика можно описать таблицей истинности (табл. 8.21).

Поступление лог. 1 на вход счетчика можно представить переносом p_l = l, подаваемым на первый разряд счетчика. Из таблицы истинности следует:

1. устанавливающееся в i-м разряде значение c_i = a_ii / _ip_i может быть получено путем подачи переноса p_i на счетный вход триггера i-го разряда, хранившего значение a_i,
2. перенос, передаваемый в (i + l)-й разряд, p_i+1 = a_ip_i. Так как p₁ = 1 то р₂ = a₁.

Схема счетчика, в разрядах которого реализуются приведенные логические выражения, дана на рис. 8.43,а. Объединенные информационные входы J и К в триггерах разрядов счетчика образуют счетные входы, на которые подаются поступающие в разряды переносы. Подлежащие счету импульсы подаются на входы синхронизации триггеров. При этом если на счетный вход триггера поступает перенос, равный лог. 1, то входной импульс переводит триггер в новое состояние. В противном случае в триггере сохраняется прежнее состояние. Для формирования переносов использованы элементы И. Цепь установки 0 используется для начальной установки в состояние 0 триггеров всех разрядов счетчика.

На рис. 8.43,б представлены временные диаграммы работы счетчика. На переднем фронте входного импульса триггер принимаете поданное на его информационные входы значение переноса, затем при спаде входного импульса на выходе триггера устанавливается новое значение. С каждым входным импульсом число в счетчике увеличивается на единицу.

В данной схеме устранен недостаток предыдущей схемы счетчика. Отрицательным фронтом входного импульса одновременно переключаются те триггеры, на входы которых в данный момент поступает сигнал переноса p_i = l. Таким образом может быть обеспечено более высокое быстродействие, чем в предыдущей схеме.

Фактором, ограничивающим быстродействие данной схемы счетчика, является последовательное формирование переносов.

рис 8.43

Формирование переноса в i-м разряде начинается с момента завершения формирования переноса в предыдущем (i - 1)-м разряде и поступления сформированного переноса из (i - 1)-го в i-й разряд. При этом i-й разряд выдает перенос в следующий (i + l)-й разряд с задержкой относительно момента поступления переноса в i-й разряд. Эта задержка связана с задержкой распространения сигнала в элементе И_i. Таким образом, процесс продвижения переносов вдоль разрядов в счетчике последовательный (из разряда в разряд) и в каждом разряде имеет место задержка. Общее время задержки распространения переносов x_пер определяется задержкой в одном разряде x_пер1 и числом разрядов, через которые проходят переносы.

В наихудшем случае, когда переносы последовательно проходят через все разряды счетчика (начиная со второго), общая задержка x_пер = x_пер1(n - 1).

После переключения триггеров под действием предыдущего импульса, поданного на вход счетчика, только через время x_пер на входах триггеров оказываются сформированными переносы и может быть подан очередной импульс на вход счетчика. Таким образом, временем x_пер ограничивается минимальный временной интервал между входными импульсами, и x_пер ограничивает максимальную частоту подачи импульсов на вход, т. е. быстродействие счетчика.

В тех случаях, когда необходимо обеспечить высокое быстродействие, применяют меры к уменьшению x_пер. Уменьшение x_пер может быть обеспечено применением в цепи передачи переносов элементов И с малым временем задержки распространения сигнала, а также использованием в счетчике последовательно- параллельной цепи передачи переносов. Рассмотрим принцип организации такой последовательно-параллельной передачи переносов.

Запишем логические выражения, по которым формируются переносы в разрядах счетчика

p₃ = a₂ ^. p₂; p₄ = а₃ ^. p₃; p₅ = a₄ ^. p₄; p₆ = a₅ ^. p₅; ...

Подставляя выражения р₃, р₅, ... в выражения p₄, р₆, ... получаем

p₃ = а₂ ^. p₂; p₄ = а₃ ^. a₂ ^. p₂; p₅ = a₄ ^. p₄; p₆ = a₅ ^. a₄ ^. p4; ...

При использовании этих выражений перенос p₂ выхода первого разряда одновременно поступает во второй и третий разряды, участвуя в формировании р₃ и p₄. Аналогично р₄ передается одновременно в четвертый и пятый разряды и участвует в формировании р₅ и p₆ и т. д.

Очевидно, при этом примерно вдвое уменьшается число разрядов, через которые переносы передаются последовательно, уменьшается x_пер. На рис. 44 приведена схема счетчика, в которой цепь передачи переносов построена в соответствии с приведенными выше логическими выражениями.

Развивая этот принцип, можно записать следующие логические выражения для переносов:

p₃ = a₂ ^. p₂; p₄ = а₃ ^. a₂ ^. p₃; p₅ = a₄ ^. a₃ ^. a₂ ^. p₂;

p₆ = a₅ ^. p₅; p₇ = a₆ ^. a₅ ^. p₅; p₈ = a₇ ^. a₆ ^. a₅ ^. p₅, ...

рис 8.44

рис 8.45

Схема счетчика на рис. 45 построена с использованием этих выражений. Такой счетчик обеспечивает еще большее снижение x_пер.

Следует иметь в виду, что использование рассмотренного принципа повышения быстродействия вызывает усложнение схемы счетчика, связанное с использованием в цепи передачи переносов элементов И с большим числом входов.

Вычитающий и реверсивный счетчики.

В вычитающем счетчике поступление на вход очередной лог. 1 (очередного импульса) вызывает уменьшение хранившегося в счетчике числа на единицу. Покажем примеры такого вычитания единицы:

Из первого примера видно, что если в младшем разряде числа содержится 1, то получающееся в результате вычитания 1 число отличается от исходного лишь в младшем разряде.

Если в младшем разряде числа содержится 0, то процесс вычитания сопровождается возникновением переносов. В отличие от операции суммирования, в которой перенос прибавляется в разряд, в который он поступает, в операции вычитания перенос имеет смысл заема из следующего, более старшего разряда и вычитается из этого разряда. Последовательная передача таких заемов из разряда в разряд продолжается до тех пор, пока в очередном разряде, в который передается заем, не обнаруживается 1.

Так, во втором из приведенных выше примеров такая 1 обнаруживается в четвертом разряде. В результате заема этой 1 в четвертом разряде образуется 0, а занятая из этого разряда 1 передается в третий разряд, где она имеет уже значение 2. Из этих двух единиц в третьем разряде остается одна, а другая передается во второй разряд, где она также приобретает значение 2 и т. д.

Таким образом, в результате вычитания часть числа левее первого из разрядов, содержащих 1, остается неименной, цифры остальных разрядов инвертируются.

Функционирование i-го разряда счетчика при выполнении операции вычитания единицы представлено в табл. 8.22. Из этой таблицы истинности следуют логические выражения:

рис 8.47

рис 8.46

Цифры разрядов c_i определяются тем же логическим выражением, что и в суммирующем счетчике. Следовательно, как и в суммирующем счетчике, перенос должен подаваться на счетный вход, образованный соединением информационных входов J и K триггера. Отличие выражения p_i+l (по сравнению с соответствующим выражением суммирующего счетчика) состоит в том, что вместо a_i использовано _i. Таким образом, в вычитающем счетчике на элементы И, формирующие переносы, подаются сигналы с инверсных выходов триггеров.

На рис. 8.46 показана схема вычитающего счетчика с последовательной передачей переносов. Для повышения скорости работы счетчика могут быть использованы последовательно-параллельные цепи передачи переносов. Вычитающий счетчик, как и суммирующий, имеет период циклической работы, равный 2ⁿ импульсов.

Реверсивный счетчик - счетчик, допускающий в процессе работы переключение из режима суммирования в режим вычитания, и наоборот. На рис. 8.47 приведена схема такого счетчика. В ней предусмотрены две цепи передачи переносов, одна из которых соответствует схеме суммирующего счетчика, другая - схеме вычитающего счетчика. Управляющие сигналы I_l и I₂ включают в работу одну или другую цепь.

При I_l = l и I₂ = 0 оказывается закрытым элемент И₂ и, следовательно, отключена цепь передачи переносов режима вычитания. Счетчик работает в режиме суммирования. При I_l = 0 и I₂ = 1 закрыт элемент И₁ и отключена, таким образом, цепь передами переносов режима суммирования, счетчик работает в режиме вычитания.

Счетчик с периодом работы,
не выражаемый целой степенью двух.

Пусть счетчик должен иметь период циклической работы, равный N, причем N не представляется целой степенью двух. Необходимое число триггеров определяется как минимальное n, удовлетворяющее неравенству 2ⁿ > N.

Счетчик с таким числом триггеров может иметь период 2ⁿ, больший требуемого N. Поэтому после установления в счетчике числа N - 1 необходимо в следующем такте работы обеспечивать сброс счетчика в нулевое состояние.

рис 8.48

Покажем метод синтеза такого счетчика. Пусть требуется синтезировать счетчик с периодом N = 3. Число триггеров n = 2 (это минимальное значение, удовлетворяющее неравенству 2ⁿ > N). На рис. 8.48,а представлена незаконченная схема счетчика без указания способа включения информационных входов триггеров J₁, К₁ и J₂, К₂.

Рассмотрим метод, позволяющий определить, каким образом должны включаться информационные входы триггеров. Под действием входных импульсов счетчик переходит из одного состояния (с одной комбинацией состояний триггеров) в другое (с другой комбинацией состояний триггеров). Комбинация состояний триггеров определяет двоичное число, значение которого при переходе счетчика в новое состояние увеличивается на единицу или устанавливается равным нулю после достижения максимального значения N - l. Такие переходы счетчика с периодом цикла N = 2 показаны в табл. 8.23.

Переход счетчика в новое состояние связан с переключением триггеров. Для перевода триггеров в требуемые состояния необходимы на его входах определенные логические уровни. В табл. 8.24 показаны все возможные переходы состояния триггера и требуемые для этих переходов логические уровни на входах J и K. Знак “-” означает, что логический уровень на входе может быть произвольным (лог. 0 или 1). Пользуясь этой таблицей, легко построить таблицы истинности для входов J и K всех триггеров счетчика. При этом логические уровни на входах J и K являются функциями текущего состояния и на картах Вейча (табл. 8.25) под а₂ и a₁ понимается состояние триггеров перед поступлением на вход счетчика очередного импульса.

Пусть к моменту подачи импульса на вход счетчика триггеры находились в состоянии a₂ = 0, a_l = 0. Под действием входного импульса должно быть обеспечено новое состояние a₂ = 0, a_l = l.

Следовательно, в триггере Тг₁ происходит переход вида 0 - 1, обеспечиваемый при следующих уровнях на информационных входах: J_l = l; K₁ = -; в триггере Тг₂ переход вида 0 - 0 обеспечивается уровнями J₂ = 0, K₂ = -. Эти значения занесены в клетки карт Вейча, соответствующие a₂ = 0 и a_l = 0,

Перевод триггеров из состояния a₂ = 0; a_l = l в следующее состояние a₂ = l, a_l = 0 требует подачи на информационные входы триггеров уровней J_l = -; K_l = l; J₂ = l; К₂ = -. Эти значения нанесены на карты Вейча для состояния a₂ = 0, a_l = l. Наконец, перевод триггеров из состояния a₂ = 1, a_l = 0 в состояние a₂ = 0, a₁ = 0 требует следующих уровней на входах: J₁ = 0; K_l = -; J₂ = -; K₂ = l.

Состояние a₂ = l, a_l = l в рассматриваемом счетчике не используется, в соответствующие этому состоянию клетки карт записан символ "*", означающий запрещенную комбинацию.

По картам Вейча могут быть получены следующие минимальные логические выражения для информационных входов триггеров: J₁ = ₂; K_l = l; J₂ = a₁; K₂ = l. Полученные логические выражения определяют способ включения входов J и К триггеров, показанный на рис. 8.48,б.

Построим счетчик с периодом цикла N = 5. В таком счетчике используется три триггера. Изменение состояния триггеров под действием входных импульсов показано в табл. 8.26.

В табл. 8.27 приведены карты Вейча для информационных входов триггеров, из которых следует

J₁ = ₃; K₁ = 1; J₂ = a₁; K₂ = a₁; J₃ = a₁ ^. a₂; K₃ =1.

На рис. 8.49 показана схема счетчика.

Приведем пример построения еще одного счетчика с периодом цикла N = 6. Состояния счетчика и карты Вейча для входов J и K триггеров даны соответственно в табл. 8.28 и 8.29.

рис 8.50

Логические выражения для входов триггеров

J₁ = K₁ = 1; J₂ = a₁ ^. ₃; K₂ = a₁; J₃ = a₁ ^. a₂; K₃ = a₁.

Схема счетчика изображена на рис. 8.50.

Десятичный счетчик.

На рис. 8.41 была показана структура десятичного счетчика. Каждый десятичный разряд такого счетчика - декада - представляет собой двоичный счетчик с периодом цикла, равным N = 10.

В табл. 8.30 и 8.31 представлены состояния декады и карты Вейча для входов ее триггеров. Из карт Вейча могут быть получены следующие логические выражения для входов J и К триггеров декады:

На рис. 8.51 приведена схема декады и показана связь со следующей декадой. Как видно из схемы, входными импульсами следующей декады являются импульсы, возникающие на выходе триггера старшего разряда данной декады. В момент отрицательного фронта десятого импульса, поступающего на вход данной декады, триггеры этой декады переходят в состояние 0, на выходе триггера четвертого разряда возникает спад уровня от значения лог. 1 до значения лог. 0. Спад уровня вызывает переход следующей декады в состояние, соответствующее двоичному числу, на единицу большему.

Десятичные счетчики находят широкое применение в тех случаях, когда число поступающих импульсов необходимо представлять в привычной для человека десятичной системе счисления.

Кольцевой счетчик.

В рассмотренных выше счетчиках число поступлений на вход импульсов представляется в форме двоичного числа, цифры разрядов которого выражаются через состояние триггеров. При этом, если требуется получить десятичное представление числа импульсов, к выходам счетчика подключается дешифратор.

На рис. 52 показано подключение дешифратора к декаде десятичного счетчика. В этой схеме уровень лог. 1 появляется на том из выходов дешифратора, десятичный номер которого соответствует двоичному числу в счетчике. В процессе счета с каждым поступлением на вход импульса происходит переход лог. 1 на следующий выход, номер которого на единицу больше.

Неудобства, связанные с необходимостью применения дешифратора, устраняются в кольцевом счетчике. В нем число поступлений импульсов выражается непосредственно в десятичной системе счисления и не возникает необходимости в использовании дешифратора.

рис 8.52

Кольцевой счетчик строится в виде сдвигового регистра, в котором выдвигаемая из старшего разряда информация вводится в младший разряд. Схема счетчика показана на рис. 8.53.

В счетчике использовано N триггеров. Перед началом счета импульсом начальной установки триггер Тг₀ устанавливается в состояние 1, остальные триггеры - в состояние 0. Этому состоянию счетчика соответствует число О; на выход счетчика, обозначенный цифровой 0, с прямого выхода триггера Тг0 передается лог. 1. Далее каждый из приходящих на вход счетчика импульсов переписывает 1 в следующий триггер и лог. 1 передается на следующий выход, обозначенный цифрой, на единицу большей. Таким образом, по тому, какой из триггеров находится в состоянии 1, т. е. на выходе какого из триггеров возникает уровень лог. 1, выявляется число поступивших на

рис 8.53

вход счетчика импульсов непосредственно в десятичной системе счисления.

Кольцевой счетчик обеспечивает высокую скорость работы. Это связано с тем, что единица из одного триггера в другой передается непосредственно (без использования в цепи передачи логических элементов) путем подключения входов J и К каждого триггера соответственно к прямому и инверсному выходам предыдущего триггера.

После подачи N - 1 импульсов в состоянии 1 окажется триггер Тг_N-1 а с приходом N-го импульса единица из триггера Тг_N-1 перепишется в триггер Тг₀ и счет импульсов начнется сначала. Таким образом, период цикла кольцевого счетчика равен числу использованных в нем триггеров. Например, для построения декады десятичного счетчика по принципу кольцевого счетчика потребуется 10 триггеров (вместо четырех триггеров в двоичном счетчике). Таким образом, возможность получения из счетчика чисел непосредственно в десятичной системе счисления достигается существенным увеличением числа используемых в схеме счетчика элементов.

Делители частоты импульсной последовательности.

Делитель частоты - устройство, которое при подаче на его вход периодической импульсной последовательности формирует на выходе такую же последовательность, но имеющую частоту повторения импульсов, в определенное число раз меньшую, чем частота повторения импульсов входной последовательности.

Отличие делителей частоты от счетчиков состоит в следующем. В счетчике каждая комбинация состояний триггеров определяет в некоторой системе счисления число импульсов, поступивших к данному моменту времени. В делителе частоты последовательность состояний может быть выбрана произвольной, важно лишь обеспечить заданный период цикла N. Последовательность состояний выбирается из соображений обеспечения при заданном N наибольшей простоты межтриггерных связей. Эти связи должны выполняться непосредственным соединением выходов одних триггеров со входами других без использования логических элементов. Счетчик, имеющий то же значение N, может выполнять роль делителя частоты, однако следует иметь в виду, что такое решение будет неэкономичным.

Рассмотрим схемы делителей частоты с различными коэффициентами деления N.

рис 8.54

Делитель частоты с коэффициентом деления N = 2. Схема делителя приведена на рис. 8.54,а. В моменты отрицательного фронта входных импульсов триггер переключается в новое состояние. Как видно из временной диаграммы на рис. 8.54,а, период импульсной последовательности Т_вых на выходе триггера оказывается вдвое больше периода Т_вх следования импульсов на входе. Следовательно, f_вых = 1/T_вых = 1/(2T_вх) = f_вx/2, т. е. частота следования импульсов на выходе в 2 раза ниже, чем на входе.

рис 8.55

Делители частоты с коэффициентом деления N = 2ⁿ. На рис. 8.42,а показано последовательное соединение делителей частоты с коэффициентом деления, равным двум, при котором выход каждого из делителей подключен к входу следующего. На выходе каждого делителя частота следования импульсов вдвое ниже, чем на входе. Так, если частота следования импульсов на входе первого делителя f_вх, то на выходе первого делителя она равна f_вых1 = f_вх/2, на выходе второго f_вых2 = f_вых1/2 = f_вх/2², на выходе третьего делителя f_вых3 = f_вых2/2 = f_вх/2³ и т. д. При n каскадах подобного деления частота выходной последовательности окажется равной f_вых = f_вх/2ⁿ, т. е. будет осуществляться деление частоты в N = 2ⁿ раз.

Делитель частоты с коэффициентом деления N = 3. Счетчик с периодом цикла N = 3 имеет простейшие межтриггерные связи без использования логических элементов. Этот счетчик может одновременно служить и делителем частоты с коэффициентом N = 2.

Делитель частоты с коэффициентом деления N = 5. Схема делителя и временная диаграмма работы приведены на рис. 8.55, а таблица состояний - в табл. 8.32. Как видно из временной диаграммы, на выходах всех триггеров образуется последовательность импульсов с частотой, в 5 раз более низкой, чем частота импульсов на входе делителя.

Делитель частоты с коэффициентом деления N = 7. На рис. 8.56 приведены схема делителя и временная диаграмма его работы, в табл. 8.33 - таблица состояний.

Каскадные делители частоты. В тех случаях, когда коэффициент деления N не является простым числом и может быть представлен произведением вида N = N_l ^. N₂ ^. N₃ ^. ... ^. N_k, схема делителя строится в виде каскадного соединения делителей, имеющих коэффициенты деления N₁, N₂, N₃, ... , N_k (рис. 8.57).

рис 8.56

Примером такого каскадного построения делителей является рассмотренный ранее делитель с коэффициентом 2ⁿ (см. рис. 8.54).

Построим делитель с коэффициентом деления N = 6. Этот коэффициент можно представить произведением N = 3 ^. 2. Таким образом, данный делитель может быть построен в виде каскадного соединения делителей, имеющих коэффициенты деления N₁ = 2 и N₂ = 2. Схема делителя показана на рис. 8.58.

В лекции "7 - Основное оборудование" также много полезной информации.

рис 8.59

рис 8.60

Рассмотрим построение делителя с коэффициентом деления N = 9. Этот коэффициент может быть представлен в форме N = 3 ^. 3 и реализован каскадным соединением двух делителей с коэффициентами N₁ = N₂ = 3 (рис. 8.59).

Рассмотрим еще пример: построим делитель с коэффициентом N = l0. Представим N = N₁ ^. N₂ = 5 ^. 2, при этом схема делителя строится в виде каскадного соединения делителей с коэффициентами N_l = 5 и N₂ = 2, как показано на рис. 8.60.

Таким образом, имея набор схем, реализующих коэффициенты деления, которые представляют собой простые числа, можно каскадным их соединением получать делители с разнообразными коэффициентами деления.