Сумматоры

СУММАТОРЫ

Одноразрядный двоичный сумматор.

Из рассмотренного в § 3.2 принципа сложения многоразрядных двоичных чисел следует, что в каждом из разрядов производятся однотипные действий: определяется цифра суммы путем сложения по модулю 2 цифр слагаемых и поступающего в данный разряд переноса и формируется перенос, передаваемый в следующий разряд. Эти действия реализуются одноразрядным двоичным сумматором. Символическое изображение такого сумматора показано на рис. 9.61.а. Он имеет три входа для подачи цифр разрядов слагаемых , и переноса на выходах формируются сумма и перенос , предназначенный для передачи в следующий разряд.

рис 9.61

Рекомендуемые материалы

В одноразрядном сумматоре могут предусматриваться входы для подачи как прямых , , , так и инверсных значений , , входных переменных, а также выходы, на которых формируются инверсные значения выходных переменных. Пример такого одноразрядного сумматора приведен на рис. 9.61,6.

В табл. 9.34 показано функционирование одноразрядного сумматора. Пользуясь этой таблицей истинности, запишем логические выражения для выходных величин и в базисе И-ИЛИ-НЕ:

;

На рис. 9.62 приведена схема сумматора, построенного с использованием этих логических выражений.

Многоразрядные двоичные сумматоры

В зависимости от способа ввода кодов слагаемых сумматоры делятся на два типа: последовательного и параллельного действия. В сумматоры первого типа коды чисел вводятся в последовательной форме, т. е. разряд за разрядом (младшим разрядом вперед), в сумматоры (второго типа каждое из слагаемых подается в параллельной форме, т. е. одновременно всеми разрядами.

Сумматор последовательного действия (рис. 9.63).

Состоит из одноразрядного сумматора, выход которого соединен с входом через D-триггер. Изображенные на рисунке сдвиговые регистры не входят непосредственно в схему сумматора, они служат для подачи на входы сумматоров разрядов слагаемых (регистры и ) и приема выдаваемых сумматором разрядов суммы (регистр ). Операция суммирования во всех разрядах слагаемых осуществляется с помощью одного и того же одноразрядного сумматора. Такое построение сумматора возможно за счет того, что слагаемые поступают в последовательной форме.

С первым тактовым импульсом на входы сумматора поступают из регистров и цифры первого разряда слагаемых и , из D-триггера на вход подается лог. 0. Суммируя поданные на входы цифры, одноразрядный сумматор формирует первый разряд суммы , выдаваемый на вход регистра , и перенос , принимаемый в D-триггер. Второй тактовый импульс осуществляет в регистрах сдвиг на один разряд вправо; при этом на входы одноразрядного сумматора подаются цифры второго разряда слагаемых , и перенос , получающаяся цифра второго разряда суммы вдвигается в регистр , перенос принимается в триггер и т. д.

Очевидное достоинство сумматора последовательного действия заключается в малом объеме оборудования, требуемого для его построения. Однако связанная с этим необходимость в последовательной обработке разрядов приводит к низкому быстродействию.

Сумматор параллельного действия. Состоит из отдельных разрядов, каждый из которых содержит одноразрядный сумматор (рис. 9.64).

При подаче слагаемых цифры их разрядов поступают на соответствующие одноразрядные сумматоры. Каждый из одноразрядных сумматоров формирует на своих выходах цифру соответствующего разряда суммы и перенос, передаваемый на вход одноразрядного сумматора следующего (более старшего) разряда.

Повышение быстродействия параллельных сумматоров.

Для обеспечения высокого быстродействия параллельные сумматоры должны строиться на элементах, обладающих высоким быстродействием.

Трудности в достижении высокого быстродействия сумматора, построенного по схеме на рис. 9.64, связаны с тем, что процесс распространения переносов в нем имеет последовательный характер. Импульс переноса в каждом разряде формируется после того, как будет сформирован и передан импульс переноса из предыдущего разряда. В наиболее неблагоприятном случае возникший в младшем разряде перенос может последовательно вызывать переносы во всех остальных разрядах. При этом время передачи переносов,где - задержка распространения переноса в одном разряде.

рис 9.64

Уменьшение достигается следующими приемами.

1. При построении схем одноразрядных сумматоров стремятся к уменьшению числа элементов в цепи между входом, на который поступает импульс переноса , и выходом, на котором формируется передаваемый в следующий разряд импульс переноса . Этот принцип реализован в схеме сумматора на рис. 9.62, в которой цепь от к содержит один логический элемент И-ИЛИ-НЕ.

2. В цепях от к применяют элементы с повышенным быстродействием.

3. Схемы сумматоров следует строить таким образом, чтобы сигналы с выхода каждого логического элемента в цепи от p_i к p_i+i поступали на возможно меньшее число других логических элементов, так как присоединение каждого дополнительного элемента к той или иной точке цепи переносов, как правило, приводит к увеличению паразитной емкости, удлинению фронтов сигналов и, следовательно, к увеличению задержки распространения сигнала и снижению быстродействия сумматора.

4. Применяют устройства формирования переносов в параллельной форме. В показанном на рис. 9.65 сумматоре с помощью устройства, называемого блоком ускоренного переноса, производится формирование переносов в параллельной форме, т. е. одновременно для всех разрядов. Переносы из этого блока поступают во все разрядные сумматоры одновременно. При этом разрядные сумматоры не содержат цепей формирования переносов, они формируют только сумму s, и величины и , для .получения которых переносы не требуются. Эти величины и необходимы для формирования переносов в блоке ускоренного переноса, они определяют следующие ситуации: означает, что в i-м разряде перенос в следующий (i+1)-й разряд необходимо формировать независимо от поступления в данный разряд переноса из предыдущего разряда; означает, что в i-м разряде перенос должен формироваться только при условии поступления переноса из предыдущего разряда.

рис 9.65

Рассмотрим принцип построения блока ускоренного переноса. Перенос во второй разряд должен формироваться при условии или при условии и наличии переноса на входе , т.е. . После преобразований получим

Аналогичные выражения можно построить для переносов в другие разряды:

;

На рис. 9.66,а и б показаны схема блока ускоренного переноса и его условное обозначение.

Входящие в выражения величины , формируются одновременно во всех разрядных сумматорах, одновременно поступают на входы блока ускоренного переноса и, следовательно, в этом блоке одновременно формируются переносы, подаваемые в разрядные сумматоры. После поступления переносов из блока ускоренного переноса в разрядных сумматорах формируются суммы .

Формирование инверсных значений и и суммы в разом сумматоре может быть выполнено с использованием следующих логических выражений:

; ;

рис 9.66

рис 9.66

Схема разрядного сумматора, построенного в соответствии с этими выражениями, показана на рис. 9.66,в.

Десятичные сумматоры

Для построения многоразрядных двоичных сумматоров, как было показано выше, необходимы одноразрядные двоичные сумматоры строятся с использованием одноразрядных десятичных сумматоров. Последние выполняют операцию суммирования .десятичных цифр , и переноса , поступающих в разряд, и формируют на выходах десятичную цифру суммы и перенос для передачи в следующий десятичный разряд.

При использовании десятичной системы счисления цифры разрядов десятичного числа представляются в некоторой двоичной форме (см. § 3.2). В связи с этим одна из особенностей одноразрядных десятичных сумматоров связана с тем, что суммируемые Десятичные цифры и представляются многоразрядными двоичными числами (переносы независимо от используемой системы счисления могут иметь лишь значения 0 либо 1). Рассмотрим построение одноразрядного сумматора десятичных цифр, представляемых в коде 8421.

Сумматор для кода 8421.

В работе сумматора этого типа имеются особенности в формировании переноса и суммы, отличающие его от работы двоичного сумматора.

Правила сложения в десятичной системе счисления с использованием кода 8421 рассмотрены в § 3.3. Построенная в соответствии с этими правилами схема одноразрядного десятичного сумматора (рис. 9.67) включает в себя четырехразрядный двоичный сумматор(1), схему формирования переноса в следующий десятичный разряд (2) и схему коррекции суммы (3). Последняя представляет собой трехразрядный сумматор, в котором при производится прибавление единицы в разрядах нескорректированной суммы с весовыми коэффициентами 2 и 4.

Операция суммирования в случае, когда слагаемые (одно либо оба) имеют отрицательные значения, может производиться с представлением таких слагаемых в обратном коде.

Схема формирования обратного кода.

В десятичной системе счисления обратный код образуется путем преобразования каждой цифры числа в дополнение до 9. В табл. 9.35 приведены для десятичных цифр 0, 1,…, 9 прямые коды и соответствующие им обратные.

рис 9.67

Из сопоставления приведенных в таблице значений и соответствующих им нетрудно заключить, что .

Логические выражения для и можно получить из карт Вейча (табл. 9.36):

; .

На рис. 3,68 приведена схема, формирующая обратный код по полученным выше логическим выражениям,

рис 9.68

рис 9.69