Boit_K__Cifrovaya_yelektronika_BookZZ_or g (К. Бойт - Цифровая электроника), страница 63

144. р р и р р- р07) Рве. 14.24. Возможности управленвл 4-битовото суммато- вир. ра-вычвтатела схемы рнс. 14.23. нр 1 Юзрри$щи 84 81 84 81 84 Фгищии о о о о о о о о о О О О 1 О о о о о 1 -1 о О О 1 О О о о ! о О О ! 1 О о о Расширенный 4-битовый сумматор-вычитатель показан на рис. 14.23. Четыре полных сумматора собраны в блок 4-битового параллельного сумматора. Входы от Яо до 54 являются управляющими входами.

Пять управляющих входов дают в итоге 32 различные возможности управления. Они представлены на рис. 14.24. Каждый 5-битовый блок может пониматься как 5-битовое управляющее слово. Команда на сложение содержимого регистра А с содержимым регистра В выглядит как 11000. Если Ю4 = 1, содержимое регистра А пропускается. При Я, = 1 содержимое регистра А инвертируется. Команда 10100 означает, следовательно, У щ А. Если нужно получить дополнение к А, то подается команда 10101. Регистр А пропускается, инвертируется и складывается с 1. Схема выдает тогда — А, так как дополнение к А равно — А.

о -2 -1 о ! о о о О 1 О О О 1 О 1 О О 1 О 9 то 11 12 в в -В-!=В -в В-1 1З 14 18 !е О 1 1 О О О 1 ! О О 1 ! 1 О о -в-г -в-1-8 о о о о о ! о о о 18 19 го А+1 4-1 А -А-1-Х 21 22 28 24 о ! о о о ! о о ! ! о о ! -А-2 — А — 1=Х о о о о о о ! о о А+В Арар! А-В-! А-В 28 28 гг 28 о о о о ! В-4-1 29 зо 91 зг В-1 -А-В-2 -А-В-1 А -+ 0 0 0 0 В -+ + 1 1 1 1 У вЂ” 9 1 1 1 1 Это значение должно рассматриваться не как 15, а как — 1, так как оно является также дополнением от 0001.

(Области определения положительного и отрицательного двоичного числа см. в разд. 8.2.7.) Как выглядит команда для разности ( — А)? Содержание регистров А и В должно быть пропущено (Ю4 = 1, Я, = 1). Содержание А-регистра инвертируется (52 = 1). Должна быть прибавлена 1 (54 = 1). Команда будет 11101. Расширенньгй4-битовый сумматор-вычитательможетблагодарявозможности вычитания и сложения использоваться для многих целей. Отрицательные двоичные числа рассмотрены в гл. 8, разд. 8.2.7. Команда 000 10 должна приводить согласно рис. 14.24 к выводу — 1.

Это не очень ясно по схеме. По этой команде блокируются регистры А и В. На выходах всех И-элементов действует 0-сигнал. Так как Я, = 1, инвертируются четыре 0-сигнала И-элементов от В. В-входы 4-битового параллельного сумматора равны, следовательно, 1111, А-входы — 0000. Производится следующее сложение: ~~40$ Глава 14. Сеелсные ссемы 14 7. Умножители Для умножения двоичных чисел действуют следующие правила: Если цифре 0 ставится в соответствие бинарное состояние О, а цифре 1— бинарное состояние 1, то получается таблица истинности согласно рис. 14.25.

Это таблица истинности И-элемента. Вазой схем умножения является И-элемент. И-элемент является 1-битовым умножителем. в л Умножение проводится за один шаг, т. е. параллельно. Для этого разработаны схемы параллельного умножения. Побитовое умножение, т.

е. последовательно бит за битом, также возможно. Схемы последовательного умножения многоразрядных чисел дешевле схем параллельного умножения, но работают медленнее. 14.7Л. Параллельные умножители При умножении используются понятия мжикимое и миовппель. Множимое— это базовое число. Множитель является числом, на которое увеличивается множимое. В результате получается произведение. Множимое Множитель Произведение 3 = б Для начала перемножим двухразрядные двоичные числа: 10.11 10 -+ 1-е сласвемое 10 -+ 2-е слагаемое 110 -+ Результат Первое слагаемое получается из двух 1-битовых умножителей (1 О, 1 .

1). Для этого требуются два И-элемента. Второе слагаемое получается также после двух 1-битовых умножителей (1. О, 1 1), т. е. также двух И-элемен- о о о с с о с с 0.0=0 0 1=0 1 0=0 1 1=1 л — ~ ~~ в — 1 ) Рис. 14.25. Таблица истинности 1-битового умножителл (элемент И). 99.9. 3' 99Д9 Региотр Я Миожимое Миожиталь 1а + 1О 11Р 1-е опагаемое е е ь 2-е олагаемое Рис. 14.26. Схема умножителя лля получения слагаемых. тов. Множимое и множитель находятся в двух регистрах (рис. 14.26).

На выходах И-элементов находятся слагаемые. Оба слагаемых должны теперь складываться поразрядно. Сложение происходит в 2-битовом параллельном сумматоре. И-элементы должны быть включены таким образом, чтобы второе слагаемое прибавлялось к первому слагаемому со смещением на одну позицию влево (рис.

14.27). Для умножения больше чем 2-разрядных двоичных чисел схему нужно дополнить соответственно рис. 14.27. Если требуется перемножить два 4-разрядных двоичных числа, требуются 16 И-элементов, так как должно быль выполнено 16-битовое умножение Ре~ истр Я ) Миожитель Ьбитовми парвллельи отммат О 1 1 О Рис. 14.27. 2-битовый параллельный умножитель. 15 — 2114 фс Г гт.

Ре Пример 1ОО1.1О11 -+ Результат 11О О О11 Получается четыре 4-разрядных слагаемых, которые нужно складывать поразрядно. 4-битовый параллельный умножитель представлен на рис. 14.28. Регистр Я Миоиимсе 1ОО1 1ОО1 оооо 1ОО1 Рне. 14.28. 4-битовый параллельный умнонителы -+ 1-е слагаемое — Р 2-е слагаемое — э 3-е слагаемое -э 4-е слагаемое ! Мивкитеиь ! 34.7.

У 4Д Эта схема является относительно дорогой. С ростом разрядности чисел стоимость резко возрастает. Для умножения двух 8-битовых чисел требуются б4 И-элемента и восемь 8-битовых параллельных сумматоров. 14.7.2. Последовательный умножитель Структура последовательного умножителя представлена на рис. 14.29. Схема предназначена для умножения 4-разрядных двоичных чисел. Множимое и множитель находятся каждый в своем регистре. Собственно умножение происходит посредством И-элемента, который работает как 1-битовый умножитель. 1-битовый полный сумматор прибавляет результат умножения поразрядно к уже полученному промежуточному результату, который находится в регистре результата. Перед началом умножения регистр результата Е пуст.

Разряд с наименьшим весом (2') подается на нижний вход И-элемента. Этот разряд содержит 1 на рис. 14.29. С згой 1 перемножаются по очереди разряды множимого, начиная с разряда 2'. Содержание регистра множимого (А) тактируется дальше сигналом синхронизации Т,. Отдельные цифры поступают по очереди в верхний вход обозначенного серым И-элемента и перемножаются. Регистр множимого включен по схеме кольцевого регистра. После четырех тактов в регистре множимого восстанавливается первоначальное положение цифр. Первое слагаемое (1001) получено и находится в регистре результата.

к 2' 2' 2' т' 2* 2' т' Рве. 14.29. Структура последовательного 4-битового умнологтеля. ~412 Г !4. Ю Пример 1ОО1 1О О Ц1 1-е слагаемое 1 О 1ОО 1 О 1, 2-е слагаемое 1 Нет перевода Нет перевода Контрольный тест 1. Изобразите таблицу истинности полусумматора и разработайте по таблице истинности схему на базе основных логических элементов. 2. Чем отличается полный сумматор от полусумматора? 3. Из двух полусумматоров и ИЛИ-элемента соберите полный сумматор. 4. Объясните понятие 8-битовый параллельный сумматор.

5. Как построен последовательный сумматор? 6. Нарисуйте схему полувычитателя и объясните принцип его работы. Теперь подается такт Т,. Содержимое регистра множителя (В) перемещается на один разряд вправо. Затем происходит умножение множимого на 2-й разряд множителя (2') за 4 такта. Одновременно подается такт Т, на регистр результата Е.

Содержимое регистра результата перемещается на разряд вправо. Разряд регистра результата с наименьшим весом переходит в регистр В. Теперь происходит умножение множимого со 2-м разрядом множителя (2') за 4 такта. Получившийся результат умножения прибавляется к содержимому регистра результата. Полученное 2-е слагаемое прибавляется к уже найденному 1-му слагаемому. При этом разряд с наименьшим весом 1-го множителя, который находится В-регистре, не записывается. Следующими тактами Т, и Т, множитель перемещается на один разряд вправо, затем на следующих тактах содержимое наименьшего разряда Е-регистра подается в В-регистр. Затем происходит умножение множимого с 3-м разрядом множителя (2') за 4 такта.

Получившийся результат умножения прибавляется к регистру результата. Процесс продолжается аналогично выше изложенному. Множитель и содержание регистра результата снова сдвигаются на 1 разряд. Наименьший разряд Е-регистра переходит в В-регистр. Умножение множимого с 4-м разрядом множителя (2') за 4 такта. Получившийся результат умножения прибавляется к регистру результата. Следующими тактами Т, и Т, содержимое регистров В и Е сдвигается на один разряд вправо, и одновременно содержимое наименьшего разряда регистра Е подается в В-регистр.

Умножение завершено. Конечный результат находится в регистрах Е и В и может выдаваться на выходы. Вес поразрядно показан на рис. 14.29. Кр Ю 4П~ 7. На трех полных сумматорах и любых логических элементах спроектируйте 3-битовый сумматор-вычитатель. Нарисуйте схему. 8. Какие операции должен производить 1-битовый умножитель? Изобразите таблицу истинности 1-битового умножителя. 9. Как работает 3-битовый параллельный умножитель? Объясните принцип действия. Сколько требуется 1-битовых умножителей и схем сложения? Какие должны быть схемы сложения? 10. Объясните принцип действия последовательного умножителя. ГЛАВА 15 МИКРОПРОЦЕССОРЫ И МИКРОКОМПЬЮТЕРЫ 15.1. Микропроцессор как универсальная схема Можно ли спроектировать схему, которая умеет складывать, вычитать, умножать и выполнять любые логические операции с бинарными сигналами? Введенные сигналы, также называемые входными данными, должны быть в любое время обработаны по заданному алгоритму.