Boit_K__Cifrovaya_yelektronika_BookZZ_or g (К. Бойт - Цифровая электроника), страница 62

Четыре бита результата с весами 2', 2', 2', 2' занесены в результирующий сдвигающий регистр. Пятый бит результата с весом 24 находится в триггере ГГ и может быть считан отгула. Следующие такты не оказывают влияния на работу схемы. Последовательное сложение требует больше времени, чем параллельное сложение. Результирующий сдвигающий регистр можно не ставить. Сдвигающий регистр А (или сдвигающий регистр В) может принимать данные со сдвигающего регистра результата. Сдвигающий регистр А будет во время сложения в столбик тактироваться вхолостую. Сигналы выхода результата У пол- в( о,г о,гоь г о, г. ый 4-битовый сумматор.

ного сумматора могут подаваться на вход сдвигающего регистра А и там сохраняться. После завершения сложения их можно оттуда считать. Составленный по этим рассуждениям последовательный сумматор изображен на рис. 14.12. Два сдвигающих регистра построены на Р-триггерах. Они имеют параллельный ввод данных, т. е. слагаемые А и В вводятся параллельно. Параллельный ввод разрешен, если на входе Рдействует 1-сигнал. Тогда через входы С, сдвигающих регистров разрешается ввод через входы Р;триггеров сдвигающего регистра. При Р = 0 параллельный ввод заблокирован.

Дальнейший ввод сохраненной информации происходит через С,— входы. Сдвигающий регистр А работает одновременно как результирующий сдвигающий регистр. результат сложения находится после завершения сложения на выходах от Ов до О,. 14.5.

Схемы вычитания Схемы вычитания могут строиться аналогично схемам сложения. В таблицах истинности сопоставлжотся возможные входные сигналы и затем желаемые выходные сигналы. По правилам синтеза схем проектируется нужная схема. Вычитание можно производить на базе сложения (см. гл. 8, подразд. 8.2.6.2). Состоящая из полных сумматоров схема сложения может быть преобразована путем небольших изменений в схему вычитателя.

14.5.1. Полувычитатель Очень простым вычитателем является полувычитатель. Полувычитатель может вычитать одно двоичное число из другого. тээ. р . эД Соблюдаются следующие правила счета: 0 — 0=0; 0 — 1 еи — 1; 1 — 0=1; 1 — 1 = О. Двоичное число, из которого вычитается другое двоичное число (уменьшаемое), обозначим переменной А. Вычитаемое — переменной В.

Цифра 0 будет соответствовать бинарному состоянию О, цифра 1 — бинарному состоянию 1. Полувычитатель имеет, следовательно, два входа А и В и один выход результата Ю. Результат ( — 1) представляет некоторую трудность. Поэтому предусмотрен второй выход. При результате вычитания ( — 1) на этом втором выходе появляется дополнительно сигнал 1. Второй выход получает обозначение Е.

Он также называется выходом займа. Если в результате вычитания получается ( — 1), то Э = 1 и Е'= 1. Соответствующая этому утверждению таблица истинности показана на рис. 14.13. Согласно таблице истинности на рис. 14.13 можно записать следующие уравнения: Э = (А уь В) и (А уу В); Е = А уь В.

В Е Р .т вход уменьмвемтло О вход вытитаемото О О 1 1 О О 1 О Оид .В О иыход ам раэнооти Е выход заема На иолузы ьиатель МВ Рис. 14.13. Полуамчитатель и его таолица истинности. Я вЂ” умеиыеавмое  — выьитаемое Е- заем Π— рвэноотьурезультат) Рис. 14.14. Принципиальнее схема полувычитатела. Уравнения приводят к схеме, рис. 14.14. 1-сигнал на выходе Е, кроме идентификации ( — 1), служит прежде всего для многоразрядного вычитания, т. е.

для вычитания многоразрядных двоичных чисел, осуществляя так называемый заем. (Ю2 Глава 14. Счетные схемы 14.5.2. Полный вычитатель Полный вычитатель необходим для многоразрядного вычитания. Пример 2) Заем — т '.1 „' О О 1 О 1 Вычитание в 3-м столбце (вес 2') требует займа. Полувычитатель будет выдавать Р = 1 и Е = 1. 1-сигнал с Е-выхода должен в следующем столбце (вес 2') прибавиться к вычитаемому числу. Для этого требуется полный вычитат ель.

Полный вычитатель является схемой, которая может к значению вычитаемого прибавить сигнал займа (1-сигнал) и такое увеличенное вычитаемое вычесть из уменьшаемого. Полный вычитатель должен иметь три входа (рис. 14.15). На вход А подается уменьшаемое число.

На вход В подается вычитаемое число. На входе Е находится сигнал займа от предыдущего столбца. Цифры в Е„и В складываются. Сумма вычитается из А. Разница дает в итоге Р. Р = А — (В+ Е). А — тмвамаавмвв  — вьниазвмав ń— вход займа Π— дазаавть ()юзтльзат) Š— заем Рие. 14.15. Полный вычлтвтель. Е О Если требуется новый заем, на Е появляется 1-сигнал. Полный вычитатель можно собрать из полусумматора и полувычитателя.

Полусумматор НА на рис. 14.1б складывает цифры в В и Е в общее вычитаемое У. Если получается перенос, он передается на выход Е. Полувычитатель НЯ вычитает У из А. То есть он вычисляет А — У. Если будет необходим заем, то на выходе Е, появится 1-сигнал. Он передастся через элемент ИЛИ на Е-выход (рис.

14.16). Полный вычитатель может строиться также на двух полувычитателях (рис. 14.17). В полувычитателе НЮ, сначала образуется разность А — В. От этого результата вычитается заем в предыдущем столбце полувычитателем НЗ,. При осуществлении займов как при вычитании в НЯ„так и при вычитании в НЯт на выходе Е появляется сигнал 1. мг. с гааз О,-Я+В О=Я вЂ” 2 о = я — (в + ег О =О,-Е О =Я-В-Е„ Е О Рне. 14.16. Полнмй аычитатель, построен- ный на полусумматоре н полувычитателе. Рнс.

14.17. Полный вычитатель, построен- ный на двух полувычитателвх. 14.5.3. 4-битовый вычитатель 4-битовый вычитатель может вычитать из четырехзначного двоичного числа максимально четырехзначное двоичное число. Регистр уменмааемого 2' 2т 2' 2' Регистр амннтаемого 2* г- г 2 2* 2' 2' 2 Регистр резуинтата (разности) Регистр оореноса Рис.

14. 18. 4-битовый вычитатель (параллельный). Схема состоит из трех полных вычитателей и полувычитателя (рис. 14.18). Полувычитатель НБ вычитает цифру наименьшего разряда вычитаемого от цифры наименьшего разряда уменьшаемого. Бели будет необходим заем, то Е = 1. Заем будет учтен при вычитании цифр с весом 2'. Будет вычтено ~404 Г гг. с число на 1 больше.

Если заем будет необходим снова, то на Е опять появится 1-сигнал. При вычитании цифр с весом 2' зтот обновленный заем учитывается тем„что снова вычитается число на 1 больше. То же самое происходит при вычитании цифр с весом 2'. Если при последнем вычитании будет необходим заем, то в регистре переноса появится !. Это значит, что вычитаемое больше, чем уменьшаемое. Результат является отрицательным числом. Отрицательное число представляется неправильно. Если вычитаемое больше, чем уменьшаемое, то возникающее отрицательное число представляется в выходном регистре неправильно. Содержимое регистра должно дополняться.

Организация дополнения разъясняется подробно в гл. 8. а случае отрицательного результата его инвертируют и прибавляют 1. 14.5.4. Вычитатель на полных сумматорах Регистр еьмитасмсп\ г Рм«с~р тмеиьааемс|с 2' 2 2' 2' Рептспр 2* 2" 2' 2 пзрмима Регистр резтамата (разнести) Рис. 14.19.

Принцип действия вычитвтедя. 4-битовый сумматор — это параллельный сумматор согласно разд. 14.3. Схема получения дополнения должна инвертировать отдельные биты вычитаемого и прибавлять 1. 4-битовый параллельный сумматор может строиться на 4 полных сумматорах. Тогда просто необходимо прибавлять 1. Полному сумматору для сложения цифр с весом 2' нужно только два входа. На третий вход может подавиться 1, которая прибавляется к инвертированному вычитаемому. Для В гл. З„подразд. 8.2.б.2 показано, что вычитание двоичных чисел может быть произведено путем прибавления дополнения вычитаемого двоичного числа 4-битовый вычитатель можно построить также и на базе 4-битового сумматора Принцип такого вычитателя показан на рис.

14.19. гг.г. зь г уг г г. 460~ Рагиатр амнитаамога 2 г г Ра нотр умонмлаамого 2 2' 2* Рагимр 2' 2' 2' 2 лоронааа Ропгатр розультата (разноати ! Рис. 14.20. 4-битовый вычитатель на базе полных сумматоров. инвертирования вычитаемого используются только 4 элемента НЕ. Такая схема представлена на рис. 14.20. 14.6. Универсальный сумматор-вычитатель л г О О 1 1 Л инаартнруотал 1 О алли,в = 1 Рве. 14.И. Условное обозначение и таблица истинности ИСКЛЮ- ЧАЮЩЕГО ИЛИ. Рассмотренный в предыдущем разделе 4-битовый вычитатель на полных сумматорах может быть легко изменен так, чтобы по выбору работать либо как сумматор, либо как вычитатель.

Для использования в качестве сумматора необходимо только выполнять два условия: 1. Инверсия вычитаемого должна быть отменена. 2. Не должно происходить прибавление 1 на входе С полного сумматора ~А1. Инверторы заменяются ИСКЛЮЧАЮЩИМИ ИЛИ (рис. 14.21). В-вход используется для управления.

При В = О не происходит инвертирования, при В = 1 происходит. Получившийся сумматор-вычитатель представлен на рис. 14.22. Если на вход управления Я поступает О-сигнал, то проводится сложение У = А + В. Если на вход управления Ю поступает О-сигнал, схема работает как вычитатель. Вычисляется разность л = А — В. 4-битовый сумматор-вычитатель можно сделать еще более универсальным. Если присоединить выходы А-регистра к ИСКЛЮЧАЮЩИМ ИЛИ, при соответствующем управлении можно считать также  — А. Если сделать к тому же еще выходы А-регистра и В-регистра выборочно запираемыми через элемент И, то получается еще больше возможностей. Можно, например, преобразовать А в -А.