Boit_K__Cifrovaya_yelektronika_BookZZ_or g (К. Бойт - Цифровая электроника), страница 70

8 — 14. См. текст книги. 15. Схема производит И-умножение. 16. В «насыщенном семействе» транзисторы управляются в насыщенном состоянии. Благодаря этому получаются удобные логические уровни и хорошая помехоустойчивость. Энергопотребление незначительно, скорость удовлетворительная. Если транзисторы работают в ненасыщенном состоянии, то энергопотребление повышается.

Логические уровни не так благоприятны. Скорости переключения возрастают и, следовательно, растет быстродействие схемы. Такие схемы называются ненасыщенными (Пример: ЭСЛ-схемы). 17 — 19. См. текст книги. 20. Схема на рис. 6,94, см. текст книги. ~мма г п.н а и -р Глава 7 4, Таблица истинности и условное обозначение ЯЯ-триггера с доминирующим Я-входом, управляемого уровнем сигнала. Принцип действия см.

текст книги. :зГ~: О, Т 01 Р о, 1Р 2 5. См. текст книги. б. Временная диаграмма и условное обозначение моностабилъной ячейкисг =4мс. 0 Е 1 Л. а ма 7. Уравнение является характеристическим уравнением ХХ-триггера. 8, Подробная таблица истинности и характеристическое уравнение триг- гера Хранение Хра а не ) Сарае 0,„1 ~(Е, Е )н(Е с)1 Уауанеаке 1. На условном обозначении изображен триггер с особенным режимом работы. Если оба входа имеют состояние 1, то верхний выход (например А,) имеет состояние 1, Нижний выход (например А',) имеет состояние О, Вход сигнала установки (например Е1) доминирует. 2. См.

текст книги. 3. Р 17.Р д д Р 4Д Вход Е, является входом подготовки. Триггер заблокирован, если на Е, действует 0-сигнал (режим хранения). Если на Е, действует 1-сигнал, то триггер работает как Х>-триггер — с Е, в качестве Л'-входа. Такой триггер также называется Ю)Р-триггер. (Обозначения входов: Е, = 1Р, Е, = .Р.) 9. См. текст книги. 10. Триггер является 17Х-МАЯТЕСЬ-Я.АУЕ-триггером с тремя Х-входами и тремя Х-входами, нетактируемым входом сигнала установки Я и нетактируемым входом сброса К Верхний из трех Х-входов инвертируется. Он срабатывает, следовательно, при 0-сигнале. г-входы связаны логическим умножением в общий Х-вход, нижний их трех Х-входов инвертируется.

Х-входы связаны логическим умножением в общий Х-вход. 11. См. текст книги. 12. Структура Т-МАВТЕК-Я.АУЕ-триггера 13. Временные диаграммы: а) триггер переключается с передним фронтом синхроимпульса б) трипер переключается с задним фронтом синхроимпульса (462 Г !7.Р ~ г 14. На условном обозначении изображена моностабильная ячейка с задержкой 0,5 секунды. Время нахождения в нестабильном состоянии составляет три секунды. К 15. Управляемый уровнем синхроимпульса ЯЯ-триггер, построенный на базе элементов И-НЕ. 16.

См. текст книги. 17. Временные диаграммы. ~рте~ ! грвтвр ц с 18. Время нахождения в нестабильном состоянии моностабильных ячеек составляет 0,2 секунды и 0,6 секунды. р рт.р ы р р ч~~т Глава 8 1. См. текст книги.' 2. Деоичное чисио г' 128 2' 256 г' г' г' г' в 4 г ге 4096 гн гоев ги ого г' 512 84 зг Десятичное число О О 1 О 215 о о о о о о о о о а о о 3278 о а 1 1 гегз о о ! о а ввз! о о 5511 7732 о о о О 1 О О 2'Р 2 2н з2788 !5234 в!32 3148 1024 Ы2 2' 2' 12В В4 2' 1В 2' 2' .1 г Десятичное число 68 512 129В 1953 20000 о о о а 1 1 о о !7760 2730 9990 ! !01Ю 32000 1 1 О 1 1 1 о о о о д) Ц0111; е) ЦОООО; ж) Ц0010; з) Ц0101. 4. а) 54,625; б) 37,8125; в) 10,90625; г) 0,65625; д) 0,453125.

8. а) ~0111; б) Ц0100; в) Ц0110; г) ~1001; 5. а) 10001; б) 1000110; В) 111111; г) 1001110; д) 10100011; е) 10000111; ж) 10000,10; з) 10100,00. 6. а) 1001; б) 110100; в) 1100; г) 100010; д) 10000; е) 11001; ж) 100101; з) )11001 ( = †1. ю. 12. В!естнвд- цетернчнав число Восьмеричное число Дноюно-десятичное число !ОЮ ОООО ОаЮ АОО 10 ою! оно аюо О!О аЮО оою 1111 0011 0110 100 0100 0101 0100 1010 11 1111 1О!О ЗЕА 101 В 000! 1000 1011 0010 0110 ОВ26 09776 100! 116446 921274 107 196 1 1010 0010 1011 1100 1 ОООО 0111 0001 1001 0110 13 — 20. См. текст книги.

Глава 9 1. Рис. 9.8, см. текст книги. 2. См. текст книги. 3. Схема преобразователя кода из десятичного кода в код Айкена. ~тлел Г тт. Р й Л Л 9. а) 0001; б) 0001; в) 0001; г) 0010; д) оюо; е) — 0010; ж) 0101; з) — 0101. Г !7.Р ~ г р 46ф е и е е Е, Е Е Е, Код Мкена 4. Схема преобразователя кода Грея в ВСВ-код: ~') Р') (2') (2') Я =(УлА лЯлб) м(УлА лЯ~б)м(У лАлЯлб) ~ ч (У л А л Я л б) м (У л А л Я л б); Ц, =(А лблЯ) ч(А л Ялб); а, =(бля); Д,=АлблЯ. 5 — б.

См. текст книги. Глава 10 1. См. текст книги. 2. Асинхронный 8-битовый суммирующий счетчик 1~4аа г и. Р ~ гг р Р г г г 2' г Р г' 3. После того, как счетчик досчитает до 1010 = 10„„он должен быть сброшен на нуль. Сброс производится с помощью И-ЙЕ-элемента. При 1010 на входе элемента И-НЕ действует 0-сигнал. Этот сигнал инициализирует сброс через Я-входы. 4. См. текст книги. 5. Счетчик по модулю 19: б. Преобразование счетчика по модулю 19 в вычитающий счетчик; Г 17. Р» ы г 467)) 7. Счетчик на рис.

10.б8 является реверсивным. Он работает при Х = 0 на сложение, а при Х = 1 — на вычитание. 8. См. текст книги. 9. Решение см. рис. 10.9. 10. 11. См. текст книги. 12. Д-выходы 4-битового синхронного двоичного суммирующего счетчика нужно использовать в качестве выходов результата. Если Д-выходы недоступны, надо инвертировать прямые О-выходы.

13. С выхода с весом 2' (3-й триггер) можно снять уменьшенную в 8 раз частоту входа. 14. Делитель частоты с коэффициентом 14: 1. Глава 11 1 — 2. См. текст книги. 3. Мультиплексор «8 к 1». ~~~468 Глава 17. Решения заданий контрольных тестов о 3 о 4. Мультиплексор 3 х 4 бит на 4 бита. Сигналы Ав..А„В,...В, и С,... С, выборочно через И-элемент подключаются к выходу ль....ез. Нужно иметь два управляющих входа, так как три необходимы три различных команды управления.

х ..х с,...с, 5. Схема демультиплексора 2 на 2 х 2: Г !7.Р й Ю ~ 469) 6. См. текст книги. 7. Схема 3-битового адресного формирователя: 8 — 10. См. текст книги. Глава 12 1. Схема 6-битового сдвигшощего регистра для последовательного ввода — вывода данных: 2 — 5. См. текст книги. 6. Требуемая схема представлена на рис. 12.18.

7. См. текст книги. 8. С 4 Х-адресными линиями могут адресоваться по 16 адресам 16 Х-координатных линий. Требуется Х-дешифратор адреса. С 4 У-адресными линиями могут адресоваться по 16 адресам 16 У-'координатньгх линий. Каждая из 256 ячеек памяти имеет объем памяти 4 бита. ~~~470 Глава 17.

Решения заданий контрольных тестов Юаарасная шина 9 — 13. См. текст учебника 14. Структура матрицы на магнитных кольцах б х б бит: у, т, ут у, ут т; К таилнталю италиа 15 — 18. См. текст книги. Глава 13 1. Аналого-цифровой преобразователь представлен на рис. 13.3. Принцип действия см. текст книги. 2 — 7. См.

текст учебника. Глава 14 1. Таблица истинности показана на рис. 14.1. Схема с основными эле- ментами показана на рис. 14,2. р 4Д 2. См. текст книги. 3. Схема представлена на рис. 14.7. 4 — 5. См. текст книги. 6. Схема полувычитателя представлена на рис. 14.14. Комментарии к принципу действия см. текст книги. 7. Схема 3-битового сумматора-вычитателя.

8. 1-битовый умножитель производит логическое умножение И. Таблица истинности 1-битового умножителя представлена на рис. 14.25. 9 — 10. См. текст книги. Глава 15 1 — 3. См. текст книги. 4. Схема аккумулятора с арифметико-логическим устройством, регистрами и памятью переноса показана на рис. 15.8.

5 — 12. См. текст книги. Глава 16 1 — 9. См. текст книги, 10. Таблица и рис. 16.16 со стр. 460. Заявки на книги присылайте по адресу; 125319 Москва, а/я 594 Издательство «Техносфера» е-вва1Ь Ьв1В1Фтесйвоврйега.ги ва1евфтесйповрйега.ги факс: (495) 95б 33 46 В заявке обязательно указывайте свой почтовый адрес! Подробная инФормация о книгах на сайте Ь11р://тттттт.тесйвоврйега.ги Войт Клаус Цифровая электроника Редактор — Т.Н. Зазаева Компьютерная верстка — НА. Попова Дизайн — И.А, Куколева Корректор — Н.А.

Шипиль Выпускающий редактор — О.Н. Кулешова Ответственный за выпуск — С.В, Зинюк Формат 70х100/16, Печать офсетная, Гарнитура Ньютон Печ.л. 29,5. Тираж 3000 экз. (1-й завод 1500 экз.) Зак. га 2114. Бумага офсет Х»1, плотность б5г/м Издательство «Техносфера» Москва, Лубянский проезд, 27/1 Диапозитивы изготовлены ООО «Европолиграфик» Отпечатано в ООО ПФ «Полиграфист» 1б0001, г. Вологда, ул. Челюскинцев, дом 3 .